SK hynixが3D DRAM技術を用いてEUVリソグラフィのコストを半減できる可能性があることが明らかになった。SK hynixの研究者Seo Jae Wook氏が業界会議で発表したこの情報は、DRAM製造における大きな転換点となりそうだ。
EUVリソグラフィによるコスト上昇をどう抑えられるかが焦点に
現在のDRAM製造では、トランジスタの微細化に伴いEUVリソグラフィの使用が不可欠となっている。SK hynixやSamsungなどの主要メーカーは、一部の層でEUVを採用しているが、そのコストは高額だ。Seo氏によると、1c DRAMの商業化以降、EUVプロセスのコストが急速に上昇しており、この製造方法の収益性に疑問が生じているという。
この課題に対応するため、SK hynixは将来のDRAM製造において、垂直ゲート（VG）または3D DRAMと呼ばれる新技術の採用を検討している。この技術は社内では4F2と呼ばれており、Samsungが開発中の垂直チャネルトランジスタ（VCT）と類似したコンセプトだ。4F2構造は、トランジスタを垂直に積層する革新的な設計を特徴としている。
具体的には、4F2構造では、ソース、ゲート、ドレイン、キャパシタが下から上へと積み重ねられる。ワードラインはゲートに、ビットラインはソースに接続される。この構造により、従来の6F2 DRAMと比較してダイ面積を30%削減できる可能性がある。Seo氏は、この新しいVGまたは3D DRAM技術を採用することで、「EUVプロセスのコストを半分に削減できるようにプロセスを設計できる」と述べている。
しかし、この新技術の実用化までにはまだ時間がかかりそうだ。製造装置メーカーの東京エレクトロンは、VCTを使用した4F2設計のDRAMが2027年から2028年頃に登場すると予測している。これらの新型DRAMの製造には、キャパシタやビットラインに新素材を採用する必要があるという。
SK hynixとSamsungは、10nm以下のプロセス技術で4F2セル設計の適用を目指していると報じられているが、詳細な情報は限られている。Samsungの場合、最先端のDRAM製造ノードは現在、第5世代10nmクラス（12nm）技術であり、2023年半ばから使用を開始している。同社の計画によると、sub-10nmノードの導入は2020年代後半になる見込みだ。
さらに、Samsungは2030年代初頭に積層DRAM製造技術の導入を計画しており、これによって今後10年間でメモリデバイスの密度をさらに高められると期待されている。
この新技術の採用は、DRAMの高密度化とコスト削減の両立を可能にする可能性がある。しかし、その実現には多くの技術的課題を克服する必要がある。例えば、垂直構造のトランジスタの安定性や信頼性の確保、新素材の適用に伴う製造プロセスの最適化などが挙げられる。
それでも、SK hynixとSamsungの取り組みは、半導体業界全体のイノベーションを促進し、より高性能で手頃な価格のメモリ製品の実現に貢献することが期待される。EUVリソグラフィのコスト削減は、次世代DRAMの製造コストを大幅に引き下げ、最終的には消費者にもその恩恵がもたらされる可能性があるだろう。
Source
コメント