現代のデジタル社会を根底から支えるシリコン半導体技術は、物理的な微細化の限界に直面している。この限界を突破する「夢の素材」として、過去約20年にわたり世界中の研究機関がこぞって開発を進めてきたのが、原子レベルの薄さを持つ2次元（2D）半導体だ。特に二硫化モリブデン（MoS2）に代表される遷移金属ダイカルコゲナイド（TMD）は、次世代の超小型・省電力トランジスタのチャネル材料として、数々の輝かしい性能記録を打ち立ててきた。
しかし、米国デューク大学の電気コンピューター工学科のAaron D. Franklin教授を中心とする研究チームは、これまでの2次元半導体トランジスタの輝かしい性能データの多くが、実験室特有の構造が生み出す「錯覚」によって、最大で6倍にも水増しされている可能性があるという衝撃的な研究結果を発表した。米国化学会が発行するナノテクノロジー専門誌『ACS Nano』に掲載されたこの研究は、2次元半導体業界が長年目を背けてきた根本的な測定上の欠陥を白日の下に晒すものである。
シリコンの限界と2次元半導体（MoS2）への過剰な期待
コンピュータの頭脳であるプロセッサの性能向上は、トランジスタという極小の電子スイッチをどれだけ小さく、そしてどれだけ高密度にシリコンチップ上に詰め込めるかにかかっている。これは「ムーアの法則」として広く知られているが、現在、トランジスタを構成する構造体はすでに数ナノメートルという原子数個分の厚さにまで到達しており、量子力学的なトンネル効果による電流の漏れ（リーク電流）など、物理法則の壁に突き当たっている。
このシリコンの限界を打ち破る有力な候補として注目されているのが、MoS2をはじめとする2次元半導体である。これらの材料は、文字通り1個から数個の原子の層で構成されており、究極の薄さを持つ。この薄さにより、トランジスタのゲート（電流のオン・オフを制御する電極）がチャネル（電流の通り道）全体に極めて強力な静電的支配力を及ぼすことができ、オフ状態でのリーク電流を効果的に遮断できるという優れた特性を持っている。
そのため、世界中の研究者がMoS2を用いたトランジスタを試作し、「シリコンを超える高いオン電流」や「極めて低いコンタクト抵抗（接触抵抗）」を報告してきた。しかし、これらの記録的な性能実証の多くには、実用化の観点から見ると致命的な「測定上のバイアス」が潜んでいたのである。
性能を人為的に押し上げる「接触ゲーティング」の正体
研究室の初期段階において、2次元半導体のような極薄で扱いが難しい材料の性能を手っ取り早くテストするためには、構造が単純で製造が容易な「バックゲート（背面ゲート）型」のトランジスタ構造が頻繁に採用される。この構造では、シリコン基板そのものを巨大なゲート電極として利用し、その上に絶縁膜を敷き、さらにその上に2次元半導体層を配置する。そして、半導体層の上面の左右に、電流を流し込むためのソース電極と、電流を引き抜くためのドレイン電極（金属コンタクト）を形成する。
トランジスタの理想的な動作とは、ゲート電極に電圧をかけることで、ソースとドレインの間にある「チャネル部分の半導体」だけの電気伝導性を変化させ、電流をオン・オフすることである。しかし、この簡便なバックゲート構造には重大な構造的欠陥がある。それは、巨大なゲート電極がチャネル領域だけでなく、ソースおよびドレインの金属コンタクトの「真下」にある半導体領域までをも広くカバーしてしまうという点である。
ゲートに電圧をかけると、その強い電界は金属コンタクトの下にあるMoS2層にも影響を及ぼす。金属と半導体の接合部には、電子の移動を妨げる「ショットキー障壁」と呼ばれるエネルギーの壁が存在し、これがコンタクト抵抗の主な原因となる。バックゲート構造では、ゲート電圧がこのコンタクト直下の半導体にも作用することで、局所的にキャリア（電子）濃度を高め、ショットキー障壁を極端に薄くしてしまう。その結果、電子の量子トンネル効果が促進され、金属から半導体へ驚くほどスムーズに電流が流れ込むようになる。
このように、本来はチャネルのみを制御すべきゲート電界が、意図せずコンタクト領域の抵抗まで下げてしまう現象を「接触ゲーティング（Contact Gating: CG）」と呼ぶ。この現象が起きると、デバイス全体の電気抵抗が大幅に低下し、結果としてトランジスタに流れる電流（オン電流）が増大し、見かけ上の性能が劇的に向上してしまうのである。
商用チップには使えない「バックゲート構造」の致命的な欠陥
「性能が向上するなら、その構造をそのまま使えばよいのではないか」と考えるかもしれない。しかし、この接触ゲーティングが完全に機能するようなアーキテクチャは、実際の商用の高性能プロセッサには決して採用できないという厳しい現実がある。
現在の最先端の商用プロセッサに用いられているFinFETや、さらに次世代のゲート・オール・アラウンド（GAA）といった構造では、スイッチングの高速化と消費電力の削減が絶対条件となる。もし、バックゲート構造のようにゲート電極とソース/ドレインの金属コンタクトが物理的に大きく重なり合っていると、そこに「寄生容量」と呼ばれる不要な静電容量が発生する。
この寄生容量は、トランジスタのスイッチをオン・オフする際に余分な電荷を充放電しなければならないことを意味し、致命的な動作遅延（シグナル・ディレイ）を引き起こす。さらに、充放電に伴う無駄な電力消費も増大させる。したがって、実用的な商用トランジスタでは、ゲート電極と金属コンタクトの重なりを極限まで排除した「自己整合型（セルフアライン）」などの構造が必須となる。
つまり、数々の研究論文で報告されてきた2次元トランジスタの「世界最高性能」は、寄生容量や動作遅延に目をつぶり、商用デバイスでは許されない構造（コンタクトとゲートの完全な重なり）を採用することで、静電的なドーピング効果（接触ゲーティング）をフルに活用して得られた「ドーピング頼みの数値」であった可能性が高いのである。
真の性能を暴く「対称型デュアルゲート」構造の画期的なアプローチ
この長年見過ごされてきた問題にメスを入れるため、デューク大学の博士課程学生Victoria M. Ravelらは、接触ゲーティングの寄与を正確に分離して測定するための極めて巧妙なテストデバイスを考案し、1年がかりで製造プロセスを確立した。それが「対称型デュアルゲート（Symmetric Dual-Gate）」トランジスタである。
このデバイスの最大の特徴は、MoS2チャネルを挟んで上下に独立して制御可能な「バックゲート」と「トップゲート」を備えており、かつ、その上下のゲート構造が物理的および材料化学的に完全に「対称」に作られている点にある。
研究チームは、下部のバックゲートの上にハフニウムベースの誘電体（HfO2）を配置し、その上に極薄の酸化アルミニウム（AlOx）のシード層を形成してからMoS2層を転写した。そして、そのMoS2層の上に、全く同じシード層（AlOx）と誘電体（HfO2）、そしてトップゲート電極を積層した。この極めて精緻な対称構造により、界面の粗さや誘電体の性質の違いといった他の要因を完全に排除することに成功したのである。
このデバイスを用いて、一方のゲートを静的（固定）電圧に保ち、もう一方のゲートの電圧を変化させて（掃引して）トランジスタを制御する。
トップゲートで制御した場合、上部のゲート電極はチャネル領域のみに存在し、金属コンタクト（ソース/ドレイン）とは重なっていない。金属コンタクトがシールドの役割を果たすため、トップゲートの電界はコンタクト下のMoS2には届かず、接触ゲーティングはほとんど発生しない。
一方、バックゲートで制御した場合、巨大な下部ゲートからの電界がコンタクト下のMoS2を直接変調するため、完全な接触ゲーティングが発生する。
この両者の状態におけるオン電流（ION）や相互コンダクタンス（gm）を比較することで、研究チームは接触ゲーティングが性能をどれだけ引き上げているかを示す「接触ゲーティング係数（βCG）」を定量的に導き出すことに成功したのである。
微細化するほど膨らむ「水増し」：50ナノメートル領域での衝撃的結果
実験結果は、研究者たちの予想を超えるほど劇的なものであった。チャネル長（Lch）が1マイクロメートルという比較的大きなデバイスの場合、バックゲート制御（接触ゲーティングあり）はトップゲート制御（接触ゲーティングなし）に比べて、オン状態の性能を約2倍に引き上げた。これだけでも無視できない差異であるが、問題の深刻さはデバイスのサイズを縮小（スケーリング）した際に露わになった。
トランジスタの全体の抵抗は、チャネル部分の抵抗（RCH）と、コンタクト部分の抵抗（RC）の合計で決まる。デバイスのチャネル長を短くしていくと、チャネル自身の抵抗はどんどん小さくなる。その結果、トランジスタ全体の性能を決定づけるボトルネックはコンタクト抵抗へと移行していく。これを「コンタクト律速（Contact-dominated）」の領域と呼ぶ。
研究チームが、将来のチップ技術に求められるレベルに近い、チャネル長50ナノメートル、コンタクト長（Lc）30ナノメートルという極小デバイスで測定を行ったところ、接触ゲーティングの影響は指数関数的に増幅された。この微細なスケールにおいて、接触ゲーティングが存在する場合（バックゲート制御）、存在しない場合（トップゲート制御）に比べて、オン状態の性能がなんと最大で約5〜6倍にも跳ね上がることが確認されたのである。
さらに重要な発見として、電流が金属から半導体へ実際に注入される有効な長さを表す「伝達長（Transfer Length: LT）」についてのデータがある。コンタクトを極端に短くしていくと、電流を注入する面積が足りなくなり、抵抗が急激に跳ね上がる。実験によると、トップゲート制御（接触ゲーティングなし）ではコンタクト長を約100ナノメートル以下に縮小した時点で抵抗が急増し始めた。しかし、バックゲート制御（接触ゲーティングあり）では、静電的なドーピング効果によって電子の注入効率が劇的に高まるため、コンタクト長が30ナノメートルを下回るまで抵抗の急増が見られなかった。
つまり、接触ゲーティングは単に電流量を増やすだけでなく、「コンタクトをどこまで小さくできるか（スケーリングの限界）」という極めて重要な指標において、約70%も小さい値（30 nm vs 100 nm）を叩き出し、コンタクトの微細化限界を人為的に誇張して見せていたのである。
次世代半導体開発の新たな道標：ドーピング技術によるコンタクト抵抗の真の低減
このデューク大学の研究は、決して「2次元半導体には未来がない」と結論づけるものではない。MoS2をはじめとする2次元材料が、次世代の超微細トランジスタのチャネルとして極めて高い潜在能力を秘めていることは事実である。しかし、本研究が科学界に突きつけたのは、「評価基準（ベンチマーク）の厳格化」という避けては通れない課題である。
Franklin教授が「もし2次元材料がいつかシリコンチャネルに取って代わるのであれば、デバイスのアーキテクチャが測定結果にどのような影響を与えるかについて正直にならなければならない」と語るように、今後の研究では、実用化を見据えたデバイス設計に基づく誠実な性能評価が求められる。
これまでに報告されてきた、極めて低いコンタクト抵抗を誇る2次元トランジスタの記録の多くは、ゲート電極による「静電的なドーピング」に強く依存したアーキテクチャで達成されたものであった。本研究が示した通り、この手法は寄生容量の問題から実際の高性能プロセッサには適用できない。
したがって、2次元半導体を真の商用技術へと昇華させるためには、ゲート電圧の力を借りずにコンタクト抵抗を下げる「コンタクト・エンジニアリング」の革新が不可欠となる。具体的には、コンタクト領域の半導体に不純物を意図的に添加する化学的ドーピングや、電気化学的な手法による局所的なキャリア濃度の制御など、シリコン半導体で培われてきたような堅牢な技術の開発が急務である。
極小の世界で繰り広げられる次世代半導体の覇権争い。その勝敗は、実験室の都合の良いデータに甘んじることなく、物理の真理と商用化の厳しい制約に真っ向から立ち向かう研究者たちの手によって決せられるだろう。今回の対称型デュアルゲートによる精密な検証は、2次元半導体技術が乗り越えるべき「現実の壁」を明確に示し、業界全体を正しい発展の道へと導く重要なマイルストーンとなるはずだ。
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