2025年12月19日10時24分：ご指摘を受けガラス素材の活用方法について記事を修正いたしました。

2025年12月17日、東京ビッグサイトで開催中の「SEMICON Japan 2025」。この場で、日本の半導体産業の復権をかけた「Rapidus」が、一つのプロトタイプを公開した。それは、従来の円形シリコンウェハーではなく、600mm角という巨大な「ガラスパネル」を用いた次世代パッケージング技術だ。

NVIDIAやTSMC、Intelといった巨人がひしめく半導体業界において、最後発のRapidusがなぜ「ガラス」に勝機を見出したのか。そして、2028年の量産化を目指すこの技術は、AI半導体の未来をどう変えるのだろうか。

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「丸」から「四角」へ：シリコンの限界を突破するガラス基板

RapidusがSEMICON Japan 2025で披露したのは、最先端のAIチップやHPC（高性能コンピューティング）プロセッサを製造するための、パネルレベルパッケージング（PLP）の試作技術である。

面積効率の革命：600mmパネルの衝撃

現在、TSMCのCoWoS（Chip-on-Wafer-on-Substrate）を含む最先端パッケージングの主流は、直径300mmのシリコンウェハーを使用している。しかし、Rapidusが採用したのは600mm × 600mmの正方形ガラスパネルだ。単純計算でも、300mmウェハーの面積（約70,650mm²）に対し、600mm角パネル（360,000mm²）は約5倍以上の面積を持つ。

この変更により以下のメリットが生まれる。

  • 面積効率の最大化: 円形のウェハーから四角いチップを切り出す際に生じる「無駄なスペース（捨て代）」を、正方形のパネルにすることで劇的に削減できる。
  • 取得数の増大: 一枚の基板から取り出せるチップ（あるいはインターポーザ）の数は、従来の300mmシリコンウェハーと比較して10倍以上に達すると試算されている。

インターポーザとは何か？

インターポーザとは、論理演算を行うロジックチップ（GPUやCPU）と、メモリ（HBMなど）を電気的に接続するための「仲介役」となる基板だ。
生成AIの進化に伴い、搭載されるチップの数は増え、パッケージ全体のサイズは巨大化している。従来のシリコンウェハーでは、一度に製造できるインターポーザのサイズに物理的な限界（レチクルサイズ等）が近づいていた。Rapidusのアプローチは、この「サイズとコストの壁」をガラスという素材で突破しようとするものだ。

なぜ「ガラス」なのか？ 「巨大化」するAIチップへの回答

今回の発表において最も技術的に興味深い点が、ガラスの役割だ。Rapidusの技術戦略や公開資料を詳細に分析すると、より正確な実像が浮かび上がってくる。

「キャリア」としてのガラスの優位性

Rapidusが採用しようとしているのは、ガラスを最終製品の一部（インターポーザそのもの）として残す手法というよりも、微細な配線層を作り込むための土台（キャリア）としてガラスを使用し、最終的には剥離する、あるいは構造体のコアとして利用するプロセスのようだ。

AIチップのような高性能デバイスでは、チップ同士を極めて高密度に接続する必要がある。そのためには、数マイクロメートル単位の微細な配線（RDL：再配線層）を形成しなければならない。従来、このRDL形成にはシリコンウェハーが使われてきた（シリコンインターポーザ）。シリコンは平坦で加工精度が高いからだ。一方、安価な有機基板（プリント基板）は表面が粗く、熱で歪みやすいため、超微細加工には向かない。

ここで「ガラスキャリア」が登場する。ガラスは以下の点で、シリコンと有機基板の「いいとこ取り」を実現する。

  1. 圧倒的な平坦性と剛性: ガラスの表面はシリコン並みに平滑であり、フォトリソグラフィ（露光）による微細配線形成が可能である。また、硬度が高く、プロセスの熱や圧力による反り（Warpage）を抑制できる。
  2. 大面積化への対応: シリコンの単結晶インゴットから切り出すウェハーは300mmが限界に近いが、ガラスはディスプレイ産業で培われた技術により、メートル級の巨大パネルを安価に製造できる。
  3. コストパフォーマンス: シリコンウェハーを単なる「台座」として使い捨てるのはコスト的に贅沢すぎるが、ガラスであればコストを大幅に抑えられる。

Rapidusのアプローチは、この「巨大かつ平坦なガラス」の上に、半導体製造装置を用いて超高密度の配線層（RDL）を作り込み、そこにチップレットを実装するというものだ。これにより、シリコンインターポーザを使わずとも同等以上の配線密度を実現しつつ、シリコンウェハーのサイズ制約（レチクルサイズ制限）を超えた、超巨大なチップ統合パッケージを作ることが可能になる。

TGV（ガラス貫通電極）への布石

もちろん、将来的にはガラスそのものに微細な穴を開け、電気を通す「TGV（Through Glass Via）」技術を用いて、ガラス自体をインターポーザ基板として製品に組み込む可能性もある。しかし、現段階の「600mmパネル」という規模感と「2028年量産」というタイムライン、そしてRCSの設立趣旨（有機RDLインターポーザへの言及など）を鑑みると、まずは「ガラスをキャリアとした高密度RDLプロセス（FOPLP: Fan-Out Panel Level Packaging）」の実用化が主眼にあると見られる。

これは、シリコンに固執する既存プレイヤーに対する、材料科学とプロセス技術を駆使した「ルールチェンジ」の試みと言える。

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なぜ今、「ガラス」なのか？：AI時代の必然

Rapidusがこのタイミングでガラスパネル技術に注力する背景には、AI半導体特有の切実なニーズがある。

1. 「レチクルリミット」の打破

現在のAIチップ（GPUなど）は巨大化の一途をたどっている。しかし、半導体露光装置には一度に露光できる面積の限界（レチクルリミット：約858mm²）が存在する。TSMCのCoWoS技術では、インターポーザをつなぎ合わせることでこの限界を超えようとしているが、技術的難易度が高く、歩留まりにも課題がある。

600mm角のガラスパネルを用いたパッケージングでは、最初から広大な作業領域が確保されているため、レチクルサイズにとらわれない「スーパーサイズ」のパッケージを、よりシームレスに製造できる可能性がある。これは、将来的に数十個のチップレットと広帯域メモリ（HBM）を搭載する必要がある次世代AIデータセンター用チップにとって、喉から手が出るほど欲しい技術だ。

2. 異種集積（ヘテロジニアス・インテグレーション）の加速

Rapidusが掲げる「チップレット」戦略において、異なる機能を持ったチップ（ロジック、メモリ、アナログなど）を一つの基板上に並べることは前提条件だ。ガラスキャリアを用いたプロセスは、これらのチップを高精度に位置合わせし、電気的に接続するための理想的なプラットフォームを提供する。

特に、ガラスの熱膨張係数（CTE）を調整できる点は重要だ。シリコンチップに近い熱膨張係数を持つガラスを使うことで、熱による歪みや接合部の破壊を防ぎ、信頼性の高いパッケージを実現できる。これは、発熱量の凄まじいAIサーバー向けチップにおいて、品質を左右する決定的な要因となる。

異業種融合：液晶技術が支える半導体の未来

ここで特筆すべきは、Rapidusがこの技術を実現するために採用した戦略である。それは、かつて世界を席巻した日本の液晶パネル（LCD）技術の再利用だ。

Sharp等のエンジニアを結集

ガラスは「割れやすい」という最大の欠点を持つ。特に600mmという大型パネルでの微細加工は、搬送中に割れるリスクと常に隣り合わせだ。
Rapidusはこの課題を解決するため、Sharpをはじめとするディスプレイメーカー出身のエンジニアを大量に採用したようだ。彼らは長年、巨大なガラス基板を扱い、薄膜トランジスタ（TFT）を形成するノウハウを蓄積してきた。

半導体とディスプレイの融合

Rapidusの小池淳義社長が描くのは、単なる半導体製造ではない。北海道千歳市の拠点（IIM-1に隣接するSeiko Epsonの施設等）で進められているのは、ディスプレイ産業の「パネルハンドリング技術」と、半導体産業の「微細加工技術」の融合だ。
半導体業界にとって600mmは未知の巨大サイズだが、液晶パネル業界から見れば「手慣れたサイズ」あるいは「小型」ですらある。この異業種の知見の融合（クロスオーバー）こそが、RapidusがTSMCやIntelに対抗しうる独自の勝ち筋となっている。

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TSMC包囲網：Rapidusが狙う「垂直統合」のニッチ

Rapidusの野望は、単に2nm世代のロジック半導体を製造するだけではない。「前工程（回路形成）」と「後工程（パッケージング）」をセットで提供する垂直統合型（IDM的）ビジネスモデルにある。

競合他社との位置関係

  • TSMC: 現在、CoWoS技術で市場を独占しているが、基板サイズの大型化（CoPoS: Chip-on-Panel-on-Substrate）への移行を進めており、2028年後半から2029年の量産を目指している。
  • Intel: ガラス基板技術の開発では先行していたものの、TechPowerUpによれば、社内での量産開発を一時中断し、外部へのライセンス供与に戦略を切り替えた模様だ。
  • Rapidus: 2027年に2nmロジックの量産を開始し、その翌年2028年にガラスPLPの量産を開始する計画だ。

ここで注目すべきは、RapidusのスケジュールがTSMCの次世代パッケージング投入時期と拮抗、あるいは先行する可能性がある点だ。TSMCが既存のシリコンウェハーベースの技術からの移行に慎重にならざるを得ない一方で、「レガシー（古い設備やしがらみ）」を持たないRapidusは、最初からガラス基板に最適化されたラインを構築できる。これこそが、後発企業であるRapidusが持つ最大の「強み」である。

2028年へのロードマップ：国家プロジェクトとしての覚悟

Rapidusの挑戦は、技術的な冒険であると同時に、巨額の資本を投じた国家プロジェクトでもある。

具体的なタイムライン

  • 2025年12月: SEMICON JapanにてガラスPLPプロトタイプ公開。
  • 2026年3月: 2nmチップ向けのPDK（プロセス設計キット）を提供開始。
  • 2027年後半: 2nmロジック半導体の量産開始（IIM-1工場）。
  • 2028年: ガラス基板を用いたPLPの量産開始。
  • 2029-2030年: 1.4nm世代への移行。

「Rapidus Chiplet Solutions (RCS)」の役割

Rapidusは、単にチップを作るだけでなく、後工程の研究開発拠点「Rapidus Chiplet Solutions (RCS)」を設立し、FCBGA、シリコンインターポーザ、ハイブリッドボンディングといった技術を磨いている。今回のガラス基板は、そのRCSから生まれた最大の成果の一つだ。

資金とエコシステムの壁

野心的な計画の一方で、課題も残る。2nm技術の確立には約4兆円、続く1.4nm世代には3兆円以上の投資が必要とされる。日本政府からの支援（約2.9兆円）はあるものの、民間からのさらなる資金調達が不可欠だ。また、ガラス基板に対応した製造装置や素材のエコシステムはまだ発展途上であり、サプライチェーン全体の成熟も成功の鍵を握る。

Rapidusは「Apple」や「NVIDIA」の受け皿になれるか？

ここから見えてくるのは、Rapidusが単なる「TSMCの代替」を目指しているのではなく、「TSMCでは対応しきれない次世代の超高性能AIチップ」の製造パートナーの地位を狙っているという事実だ。

現在のAIチップ不足の一因は、TSMCのCoWoSパッケージング能力の逼迫にある。RapidusがガラスPLPによって、「より高性能なチップ」を「より効率的」に生産できることを実証できれば、NVIDIAやAMD、あるいは自社チップ開発を進めるGoogleやAmazonといったハイパースケーラーたちが、Rapidusを「第二の供給源（セカンドソース）」として、あるいは「主要なパートナー」として選ぶ可能性は十分にある。

シリコンの円盤から、ガラスの四角いパネルへ。形状の変化は、半導体業界の勢力図の変化を予兆していると言えるだろう。

Sources