PCIe 8.0 Draft 0.5の公開と標準化プロセスの進捗
I/Oインターフェースの国際的な標準化団体であるPCI-SIGは、次世代規格「PCI Express 8.0（以下、PCIe 8.0）」の仕様ドラフトバージョン0.5を加盟企業向けに公開した。2025年9月にリリースされたドラフト0.3への業界フィードバックを反映したこの草案は、アーキテクチャの主要な概念、電気的パラメータ、論理構造、コンプライアンス要件、およびソフトウェア実装などの基本的なフレームワークを網羅した初の完全な仕様書である。PCI-SIGのプレジデントであるAl Yanes氏によれば、ドラフト0.5の公開は当初の予定スケジュールから前倒しで実現した。
PCIe標準は数年ごとに帯域幅を正確に倍増させるという厳格なロードマップを維持している。直近のPCIe 7.0仕様が2025年6月にリリースされたばかりであることを考慮すると、PCIe 8.0の開発サイクルは特筆すべき速度で進行している。ドラフト0.5の段階でコアとなるメカニズムがロックダウンされたことにより、IPおよびPHY（物理層）ベンダー、ならびにシステムオンチップ（SoC）を開発する半導体メーカーは、早期のプロトタイピングや初期アーキテクチャの設計作業に着手可能となった。規格の最終定案（Final Ratification）は2028年を目標として設定されており、その後約3年を経て公式のインテグレーターリストに基づくコンプライアンステストが確立される見通しである。
256 GT/sを実現するコアアーキテクチャとプロトコルの最適化
PCIe 8.0の中核をなす技術的目標は、レーンあたりのデータ転送レートを256 GT/s（Giga Transfers per second）へ引き上げることにある。この速度をサーバーやハイエンド・ワークステーションで一般的なx16構成で運用した場合、最大1.0 TB/sという規格外の双方向帯域幅が提供される。これは、現在の市場で普及の途にあるPCIe 5.0（64 GB/s）の16倍、アーリーアダプター向けに展開されているPCIe 6.0（128 GB/s）の8倍に相当する。この極端な広帯域化は、生成AIの台頭によって急増したコンピュート・アクセラレータ、スマートNIC（DPU/IPU）、および超高速エンタープライズSSDが直面するI/Oボトルネックを根本から解消するための措置である。
高周波数化に伴うビット誤り率（BER）の悪化に対処するため、PCIe 8.0はPCIe 6.0で初めて導入されたPAM4（4値パルス振幅変調）シグナリングを継続して採用する。NRZ（非ゼロ復帰）方式を捨てて導入されたPAM4は、1クロックサイクルで2ビットのデータを送信することで物理的な周波数の上昇を抑える仕組みだが、アイパターン（信号波形）の開口部が極端に狭くなるという欠点を持つ。これを補うため、PCIe 8.0では前方向誤り訂正（FEC: Forward Error Correction）のアルゴリズムと、データパケットを固定長のフリット（FLIT: Flow Control Unit）としてエンコードする手法を引き続き活用する。プロトコルレイヤーでの細かな最適化により、FECによるエラー訂正のレイテンシを極限まで隠蔽し、実効帯域幅（ペイロード）の最大化と消費電力の抑制を両立させている。
銅線インターフェースの物理的限界と新コネクタの評価
256 GT/sという未踏の転送速度は、従来の銅線（Copper）ベースの物理伝送路において決定的な限界を露呈させている。信号の高周波化は、マザーボード上の配線（トレース）や基板間を接続するエッジコネクタにおいて、許容損失（Loss budget）、クロストーク、および信号のインピーダンス不整合による反射（Reflection）を飛躍的に増大させる。PCIe 5.0（32 GT/s）の段階ですでにFR4等の一般的な基板素材での長距離伝送は困難となり、PCIe 6.0（64 GT/s）ではリタイマー（Retimer）や低損失素材への依存が常態化した。PCIe 8.0の要求水準では、従来の物理設計アプローチそのものが破綻するリスクが高い。
この物理的な制約に対処するため、PCI-SIGは現在、新型コネクタ技術の多角的な評価を実施している。従来型のエッジコネクタやマザーボード配線では、イコライザ回路による過度な電力消費や複雑な信号処理による遅延を引き起こすことなく、システムが要求するビット誤り率を達成することが物理的に困難になっている。解決策として、より厳密な機械的公差を持つ高級な接点材料の採用、物理的な伝送経路の徹底的な短縮、信号波形を復元するリタイマー回路の高密度実装が検討の俎上に載せられている。
一方で、PCI-SIGは歴代のPCIe規格が死守してきた「完全な下位互換性（Backward compatibility）」をPCIe 8.0でも担保する方針を明確にしている。したがって、過去の拡張カードが物理的に挿入不可能になるような、コネクタのフォームファクタの抜本的な変更は回避される公算が大きい。古いデバイスのサポートと、256 GT/sという極限の電気的特性の改善という相反する要求を満たすため、スロット内部のピン配列、グラウンドの配置、および接触面のインピーダンス制御に対するナノメートル単位での再設計が求められている。
光伝送（Optical Connect）とCopprLinkの並行開発
銅線インターフェースが物理的な限界に直面する中で、業界全体の関心を集めているのが光伝送技術（Optics）のネイティブサポートである。PCI-SIGは2025年6月、PCIe 6.0およびPCIe 7.0向けの「Optical Aware Retimer ECN（エンジニアリング変更通知）」をリリースしており、電気的なシグナルを光信号に変換して伝送するこの枠組みはPCIe 8.0にも確実に拡張される。光伝送を用いることで、銅線特有の信号減衰や電磁干渉（EMI）の影響を完全に排除し、ラックを越えてデータセンターのフロアを跨ぐ長距離のPCIeファブリック構築が可能になる。MicrochipやKioxiaなどのベンダーによってすでに実証されているQSFP-DDコネクタ経由のPCIe光伝送技術やCPO（Co-Packaged Optics）は、PCIe 8.0世代において特殊なオプションではなく、標準的なインフラ要素となる。
さらに、システム内部および外部のケーブル配線規格である「CopprLink」のエコシステム拡充も並行して進行している。前述の通り、マザーボード上のトレース長を極限まで短縮する必要性から、CPUパッケージの直近からアクセラレータ間、あるいは近接ノード間を専用のTwinax（双軸）銅線ケーブルで直接結ぶトポロジがデータセンター設計の主流となっている。CopprLink規格は現在PCIe 5.0および6.0をサポートしているが、PCI-SIGはこれをPCIe 7.0およびPCIe 8.0へと対応させるロードマップを描いている。これにより、基板配線の限界を迂回し、システムアーキテクトに対してより柔軟で損失の少ないルーティングの選択肢を提供する。
AIインフラストラクチャおよび業界へのマクロな影響
PCIe 8.0の仕様策定プロセスは、大規模言語モデル（LLM）のパラメータ規模の爆発的な拡大と、それに伴うデータセンターアーキテクチャの根本的な変革に直結している。数万基から数十万基のGPUがクラスタリングされる巨大なAIインフラにおいて、コンピュートノード間のI/O帯域幅とレイテンシは、システム全体の演算効率（GPU Utilization）を決定づける最重要の制約要因である。x16レーンで1TB/sに達する帯域幅は、コンピュート・エクスプレス・リンク（CXL）を用いたプロセッサ間の広大なメモリプーリングや、NVIDIAのNVLinkやAMDのInfinity Fabricに匹敵する、標準化プロトコルによる異種アクセラレータ間の超高速なコヒーレント通信を現実のものとする。
AMD、Intel、NVIDIAをはじめとする主要なシリコンベンダーやエコシステムパートナーは、2028年の仕様凍結を待たずして、今回公開されたドラフト0.5に基づく初期のIPブロック開発とシリコンレベルのプロトタイピングにリソースを投入している。近年のエンタープライズIT市場の動向を見ても、正式なコンプライアンステスト環境の整備を待たずに、AI向けの大規模データセンター環境においてPCIe新規格が先行実装される傾向が定着している。PCIe 8.0は、プロセッサ、ドメイン固有アクセラレータ（DSA）、次世代ストレージ、およびオプティカルネットワーク機器を密結合する業界標準のバックボーンであり続ける。光伝送アーキテクチャと高密度な銅線技術が混在する次世代のハイパースケール・データセンターにおいて、増大し続けるデータトラフィックの壁を突破するための不可欠な技術基盤となる。
