現代のテクノロジー業界において、「2ナノメートル（nm）プロセス」という言葉は一種の呪文のごとく扱われている。スマートフォンやAIサーバーに搭載される最新のチップは、世代を重ねるごとに「5nm」「3nm」そして「2nm」へと数字を減らし続け、人類が順調に極小の世界を支配しているかのような錯覚を与える。
しかし、物理的な現実とマーケティング用語の間には巨大な乖離が存在する。トランジスタの物理的なゲート長や金属電極間の実際の寸法は、依然として10nm以上のスケールに留まっているのだ。なぜ数字通りに小さくならないのか。それは、物理法則がそれを許さないからである。
「2nm」の欺瞞と、三次元構造トランジスタの終焉
現在の半導体業界では、シリコンを立体的なヒレ状に加工するFinFET（フィンフェット）や、チャネルをゲートで完全に包み込むGAA（ゲート・オール・アラウンド）構造が採用されている。これらは、電気の流れをせき止める「水門（ゲート）」と「水路（チャネル）」の接触面積を立体的に増やすことで、無理やり電子の漏れを抑え込んできた苦肉の策である。しかし、立体構造であってもシリコンという素材を用いる限り、その微細化は物理的な限界に直面している。
10nm以下の極小領域において最も恐れられているのが「量子トンネル効果」である。水門を極限まで薄くしていくと、やがて水圧に耐えきれなくなり水が壁を透過して漏れ出してしまう。量子力学の世界において、この「水」に相当する電子は、物理的な壁（エネルギー障壁）をやすやすとすり抜ける性質を持つ。この電子の振る舞いが顕著になる領域では、スイッチとしてのオン・オフの制御が完全に破綻してしまう。
これまで、この極小領域でトランジスタがどこまで小さくなれるのかを見極めるには、多額の資金を投じて新しい材料や構造を「実際に作って測る」という泥臭い手法に頼らざるを得なかった。しかし、現在の実験技術には超えられない壁がある。原子レベルのスケールにおいて、金属電極と半導体チャネルが接触するごく僅かな領域を精密に制御し、そこで生じる「接触抵抗」を定量的に分析することは事実上不可能に近い。微細な回路を作れば作るほど、計測機器のプローブが与える影響や、製造時の不純物の混入というノイズに埋もれ、接合部で電子が真にどのような振る舞いをしているのかを捉えきれなくなってしまうのだ。
この暗中模索の状況に対し、韓国科学技術院（KAIST）のYong-Hoon Kim教授率いる研究チームは、一切の物理的な試作を伴わないアプローチで決定的な回答を突きつけた。彼らが開発したシミュレーションプラットフォームは、物理法則に基づく純粋な計算のみで、トランジスタの真の限界と突破口を鮮烈に提示するものである。
計算機の中に構築された「究極の仮想シミュレーター」
未知の高性能エンジンを開発するとき、通常は何度も試作機を組み上げては燃焼実験を繰り返す。しかし、もし「素材の原子配列」と「熱力学の法則」を入力するだけで、一度も金属を削ることなく、最高回転時のエンジンの挙動を完璧に予測できる究極の仮想シミュレーターがあったならどうだろうか。
KAISTの研究チームが用いた「第一原理計算（Ab Initio）」とは、まさにこの仮想空間における究極のシミュレーターに相当する。経験則や過去の実験データに一切依存せず、シュレーディンガー方程式などの量子力学の基本法則のみを出発点として、物質の根源的な性質を導き出す手法である。
しかし、これまでの第一原理計算には決定的な弱点が存在した。従来の密度汎関数理論（DFT）は、電圧がかかっていない「平衡状態」の電子の姿しか描くことができなかったのだ。トランジスタは、ソース電極とドレイン電極の間に電圧をかけ、強制的に電流を流す「非平衡状態」を作り出して初めて機能する装置である。静電気を帯びた下敷きを見るだけでなく、実際に火花が散る瞬間を計算しなければならない。しかし、非平衡状態の電子の振る舞いを第一原理計算で解き明かすことは、膨大な計算資源を要求する絶望的な難題であった。
この障壁を打ち破ったのが、チームが独自に実装した「マルチスペース制約探索密度汎関数理論（MS-DFT）」である。これにより、金属電極から半導体へと電子が流れ込み、電圧によってエネルギーの坂道が歪む動的で複雑な界面現象を、原子レベルの解像度で精緻にシミュレーションすることが可能になった。
さらに特筆すべきは、チームがこのMS-DFTを用いて、実験室における標準的な計測手法である「伝送線路モデル（TLM）」をコンピューター上で完全に再現したことである。通常、TLMは長さの異なる複数のトランジスタを物理的に試作し、その抵抗値のグラフから接触抵抗を逆算するという手間のかかる手法である。研究チームは、一切の試作チップを製造することなく、仮想空間内でトランジスタのチャネル長をナノメートル単位で少しずつ削りながら抵抗値を精密に測定し、「どこまで短くすれば電流が漏れ出すか」という臨界点を探り当てたのである。
二次元半導体「MoS2」の真価と、金属がもたらす「見えない滲み出し」
シリコンの限界を突破するため、KAISTのチームは次世代半導体の本命材料とされる二次元（2D）半導体「二硫化モリブデン（MoS2）」をテストベッドに選んだ。夢の素材ともてはやされたグラフェンは、電気が流れやすすぎる（バンドギャップが存在しない）ためにトランジスタのスイッチとしては使い物にならなかった。対照的にMoS2は、適切なバンドギャップを持ちながら、モリブデン原子を硫黄原子で挟み込んだ構造により、原子数個分（約0.6nm）という極限の薄さのシート状に加工できる特性を持つ。この究極に薄い「水路」は、水門（ゲート）の開閉による水流（電子）の制御を物理的に最も強く効かせることができる理想的な素材である。
研究チームは、このMoS2に対し、仕事関数の異なるスカンジウム（Sc）、銀（Ag）、金（Au）、パラジウム（Pd）という4種類の金属電極を組み合わせた。接合方式についても、半導体シートの表面に上から電極を貼り付ける「トップコンタクト」と、シートを断ち切った断面に電極を接続する「エッジコンタクト」の2通りの構造でシミュレーションを実行した。
ここで最大の焦点となるのが、「金属誘起ギャップ状態（MIGS: Metal-Induced Gap States）」と呼ばれる量子力学的な現象である。水門（金属電極）と水路（半導体）を接合した境目において、水門の素材そのものが持つ電子の波が、本来は電子が存在できないはずの半導体側の領域（エネルギーギャップ）へと勝手に「滲み出して」しまうのだ。
もし、入力側（ソース）と出力側（ドレイン）の水門の距離が近づきすぎ、両側から滲み出したMIGSの波同士が水路の中央で結合してしまうとどうなるか。電子は水門の開閉状態（ゲート電圧）を完全に無視し、直接トンネリング（DT）によって水路を素通りしてしまう。これが、トランジスタの死を意味する「スケーリングの臨界点」である。
計算の結果、チャネル長を短くしていくと、ある臨界点（）を境に電気抵抗の振る舞いが劇的に変化することが明らかになった。10nm以上の長いチャネルでは、抵抗は「熱電子放出（TE）」という、熱のエネルギーを得て壁を乗り越えるメカニズムに支配され、距離に比例して緩やかに低下していく。しかし、臨界点を超えてさらに短くなると、MIGSを介した直接トンネリングが支配的になり、抵抗値が指数関数的に急増するのだ。
仕事関数と接合構造が解き明かす「4nm以下の絶対防衛線」
この研究の最大のブレイクスルーは、限界となる臨界トンネル長（）が決して「宇宙の定数のような単一の固定された数値」ではないことを証明した点にある。水漏れの起きやすさ、すなわちMIGSの浸透の深さは、水門の素材の性質と、水路への接着方法によって人為的に制御できるのだ。
シミュレーションが弾き出したデータは極めて理にかなっている。電子を流すn型トランジスタの場合、電子を金属から取り出すのに必要なエネルギー（仕事関数）が低いスカンジウム（Sc）や銀（Ag）を用い、シートの表面に貼り付ける「トップコンタクト」で接合するのが最適解となる。一方、電子の抜け穴である正孔（ホール）を流すp型トランジスタにおいては、仕事関数が高いパラジウム（Pd）や金（Au）を用い、断面から接続する「エッジコンタクト」が最も優れた特性を示した。
なぜこのような違いが生まれるのか。そのメカニズムの中核にあるのが、「フェルミレベルのピンニング（固定化）効果」と界面における電荷移動である。金属と半導体を繋ぎ合わせたとき、両者のエネルギーの基準となる水面の高さ（フェルミレベル）は一致しようと動く。このとき、金属の仕事関数が低い（電子を手放しやすい）と、金属から半導体へと電子が雪崩れ込み、接合部に電荷の偏りが生じる。トップコンタクトのように接触面積を広く取り、結晶の表面から穏やかに接合する場合、この電荷移動によって生じる電位の勾配が、電子を流すのに理想的なn型の障壁を引き出す。
逆に、p型動作を狙う場合は、半導体から金属へと電子を力強く引き抜く（正孔を注入する）必要があるため、高い仕事関数を持つ金属が不可欠となる。しかし、高い仕事関数を持つ金属をそのまま表面に貼り付けても、界面での相互作用が弱く、狙い通りの障壁が形成されにくい。そこで、結晶の結合が途切れて化学的に不安定となっている「断面」に金属を直接ぶつけるエッジコンタクトを採用する。これにより、金属と半導体の間に強い化学結合を生み出し、正孔の注入に最適な障壁（p型ショットキー障壁）を強制的に作り出すことができるのだ。
結果として、スカンジウムのトップコンタクト接合における臨界長は3.1nm（換算）、パラジウムのエッジコンタクト接合では5.6nmにまで抑え込まれることが判明した。金属の性質と接触のトポロジーを緻密に設計しさえすれば、トンネル効果による電子の漏れを防ぐ絶対防衛線を、4nm以下の領域にまで押し下げられることを物理法則が明確に証明したのである。
| 比較項目 | 従来のアプローチ (経験則・平衡モデル) | KAISTの新手法 (MS-DFTベース) |
|---|---|---|
| 限界値の把握 | 実際に試作・測定するまで不明 | 計算により事前に定量的予測が可能 |
| 対象状態 | 電圧ゼロの静的な平衡状態 (DFT) | 電圧印加時の動的な非平衡状態 (MS-DFT) |
| n型デバイス最適解 | 試行錯誤による材料選定 | 低仕事関数金属（Sc, Ag）＋ トップコンタクト |
| p型デバイス最適解 | 試行錯誤による材料選定 | 高仕事関数金属（Pd, Au）＋ エッジコンタクト |
| 開発コスト・期間 | 天文学的な設備投資と数年の歳月 | 計算機上の仮想実験による劇的な圧縮 |
物理の限界を設計図に書き込む未来
今回の発見が持つ学術的および産業的インパクトは計り知れない。これまで半導体メーカーは、莫大なコストをかけて無数のウェハーを犠牲にしながら、暗闇の中で手探り状態で微細化の壁に挑んできた。しかしKAISTのプラットフォームは、その暗闇を強力な論理の光で照らし出している。
Kim教授の言葉を借りるなら、この研究は次世代トランジスタがどこまで小さくなれるかを定義するための、新たな物理的基準を提示したことに意義がある。
もちろん、計算機上のシミュレーションと現実の製造ラインの間には、まだ埋めるべきギャップが横たわっている。今回の計算は、欠陥が一切存在しない理想的な単層MoS2を前提として行われた。現実のデバイスにおいては、半導体への不純物の添加（ドーピング）によるキャリア密度の変化、ゲート周辺の絶縁膜がもたらす誘電環境の影響、さらには原子の熱振動（フォノン効果）などが、界面のエネルギー障壁の形状を複雑に歪める要因となる。これら現実世界のノイズを計算モデルにどう組み込んでいくかが、今後の学術的な挑戦となるだろう。
しかし、産業界が向かうべき道筋はすでに示された。n型にはトップコンタクト、p型にはエッジコンタクトという全く異なる接合方法を一つのチップ上で組み合わせる「非対称設計」は、二次元半導体を用いた次世代CMOSロジック回路の実用化に向けた、極めて実践的な羅針盤となる。
AIコンピューティングの爆発的な普及に伴い、データセンターの電力消費は国家のエネルギー網を脅かすほどの水準に達しつつある。極限まで電力効率を高め、かつ圧倒的な演算速度を誇る次世代トランジスタの量産化は、人類にとって待ったなしの命題である。巨大なクリーンルームと高価な露光装置に頼りきりだった物理的な試行錯誤の限界を、量子力学の方程式と高度なアルゴリズムが突破する。シリコンウェハーを削る前に、電子の極限の振る舞いを知る。この新たな設計プラットフォームは、限界が囁かれるムーアの法則の寿命を、再び力強く引き延ばす原動力となるだろう。