Intel Foundryが、AIアクセラレータを1枚のパッケージにどこまで拡大できるかという新しい目安を示した。IEEE ECTC 2026で発表したEMIB-Tの技術群は、120×120mmを超えるパッケージに、9倍超のレチクル相当にあたる演算・メモリ用シリコンを収める。これとは別の試験車両で、ダイ間の接続ピッチを25µmまで縮めた。
面積を広げたこと自体よりも、大きさと速さを同時に引き上げた点が重い。IntelはHBM4Eで12Gbps超、チップレット間のUCIeで64Gbpsを示した。EMIB-Tは、局所的なシリコンブリッジに貫通電極を加え、配線と電力をチップの境界へ集中させる。これが量産で成り立てば、AIチップの拡大競争は、大きな中介層を作る能力から、必要な場所だけを高密度で繋ぐ設計へ広がる。
9倍超のレチクルが意味するもの
レチクルは、半導体の回路をウエハーへ転写する露光範囲である。単一ダイは通常、1回の露光フィールドに制限され、それを超える配線面には複数フィールドを繋ぐスティッチングが必要になる。そこで演算ダイ、I/Oダイ、HBMを別々に作り、パッケージ上で一つのシステムに組み上げる。チップレット化はダイ単体の歩留まりを改善できる一方、ダイの数と境界が増えるほど、配線、給電、検査が難しくなる。
ECTC 2026の主発表でIntelが示したのは、25µmのファーストレイヤー・インターコネクトと、120mm角を超えるパッケージ、9倍超のレチクル相当という組み合わせだ。ピッチが細かいほど、限られたダイ周辺に多くの接続を置ける。ただし、25µmは2枚の1レチクル・ダイを1本の3×18mmブリッジで繋ぐ試験車両であり、9倍超の構成すべてを25µmで組み上げたとは公表されていない。
「10倍超」という数字は別の実証に属する。超大型ダイ複合体の封止技術を扱ったECTC論文は、EMIBで5倍と10倍超、Foverosで4倍超のレチクル相当について、ボイドを残さない封止工程を報告した。このケースは封止の成果であり、25µm、HBM4E 12Gbps超、UCIe 64Gbpsを同一の10倍超パッケージで実証したという発表ではない。
TSVがHBM4Eへの電力経路を短くする
従来のEMIBは、パッケージ基板に小さなシリコンブリッジを埋め込み、隣接するダイだけを高密度で繋ぐ。大型のシリコン中介層と異なり、ブリッジがない部分ではダイと有機基板を通常のバンプで繋げる。Intelは2017年からEMIBを量産し、サーバーやHPC製品で使ってきた。
EMIB-Tの「T」は、ブリッジに加えたTSV、すなわちシリコン貫通電極を指す。従来構造ではブリッジ周辺の電力が横方向に迂回するが、EMIB-Tはブリッジを垂直に貫く経路でダイやHBMの近くへ届ける。HBMのピン数と信号速度が増し、電源用配線と信号配線が限られた面積を取り合うなかで、この短縮が効く。
ECTCのIntel資料を分析したSemiAnalysisによると、TSVを通す構造は直流電圧降下を68〜80%抑えたとIntelは報告した。ブリッジ内のMIMキャパシタは、ブリッジにキャパシタを置かないEMIB-T構成と比べ、電源ネットワークの交流インピーダンスを82%超改善したという。信号側では、12Gbps時のアイ開口幅が受信等化なしで約67%、1タップの判定帰還等化を使うと約72.5%に広がった。シミュレーションと測定の結果は、HBM4Eの12Gbps超が電気的に実現できる範囲に入ったことを示す。
UCIeの64Gbpsも同じ方向にある。UCIe Consortiumが2025年に公開したUCIe 3.0は、上限を32GT/sから64GT/sへ倍増した。Intelの実証は、EMIB-T上のチップレット間接続がその最高レートに届くことを示す。これはチップレットを他社のプロセスやIPと組み合わせる際の共通接続基盤になる。
局所ブリッジと全面インターポーザーの経済性
EMIB-Tの経済性は、大きなシリコンを使わないところから生まれる。CoWoS-Sのような従来型の2.5D実装は、ロジックダイとHBMの下全体にシリコン中介層を置く。面積がレチクルの限界を超えると、複数の露光フィールドを繋ぐスティッチングが必要になる。パッケージが広がるたびに、中介層も同じ面積を占める。
EMIB-Tは、高密度接続が必要なダイの境界だけに小型ブリッジを置く。Intelの試算では、ブリッジ用ウエハーの利用率は約90%である。対して、8倍超のレチクル相当に使う全面中介層は、円形ウエハーから巨大な矩形を切り出すため、利用率が60%程度まで下がり得る。原材料の差は大きい。もっとも、これはIntelによる比較であり、完成パッケージの歩留まりや設備償却まで含めた原価の差ではない。
製造フローにも違いがある。小さなブリッジをウエハー上で作り、長方形の大判有機基板に埋め込んでから個々に切り分ける。パッケージ全体を円形ウエハーの寸法に縛られにくい。また、ロジック間、ロジックとHBM間など、接続ごとに異なるブリッジを選べる。面積の節約と異種ダイの配置自由度が、Intelの主張する差別化である。
25µmより先で、歩留まりの壁が厚くなる
大型化するほど、ブリッジ以外の問題が支配的になる。ダイの下に樹脂を流す距離が伸び、気泡が残りやすい。実装後の熱膨張差は基板を反らせ、バンプの位置ずれや接続不良を招く。ECTCの超大型パッケージ論文も、電源ノイズ、冗長設計による歩留まり確保、熱、反りを一体で扱う必要性を挙げた。
25µm以下では、はんだ量が急減する。SemiAnalysisはIntelの試験結果を踏まえ、ブリッジ内の配線密度よりも、バンプの形成、装置の位置精度、組み立て歩留まりが制約になると分析する。ピッチを縮めれば接続数は増えられるが、ショートや断線が増えれば製品にはならない。
Intelは研究上、240×240mmのクオーターパネル・テスト車両も展示した。ただしSemiAnalysisは現地で、その試作品に強い反りがあったと報告した。この寸法になると、基板の搬送、多層配線の位置合わせ、パネル全体のパターニングがつまずく。120mm角のロードマップと240mm角の研究車両の間には、大きな工程開発の距離がある。
Intelの12倍超とTSMCの14倍が並ぶ2028年
Intelは2026年に、約6,800mm²、8倍超のレチクル相当への対応を進め、2028年には約10,000mm²、12倍超へ拡大する計画を示している。2028年の構成は16スタック以上のHBM4/HBM5と30本以上のEMIB-Tブリッジを想定する。Intelの2025年度Form 10-Kによると、EMIB-Tは2025年に導入され、2026年から採用が拡大する見通しだ。
一方、TSMCは2026年4月時点で5.5倍レチクルのCoWoSを生産している。2028年には、約10個の大型演算ダイと20スタックのHBMを統合できる14倍レチクルのCoWoSを量産し、2029年に14倍超へ進む。最大面積のロードマップではTSMCが上回る。したがってEMIB-Tの勝負は、寸法の記録ではなく、局所ブリッジの材料利用率と、異なるプロセスで作ったダイを組み替える自由度にある。
ECTC 2026が示したのは、EMIB-Tが9倍超のシリコン面積とHBM4E級の信号速度を同じ技術体系で狙えるという電気的な実現性だ。公開情報には、この寸法と速度を備えた量産品の名前、歩留まり、コストはまだない。顧客の採用が具体化し、反りと封止の課題を量産データで解消できたとき、局所ブリッジ方式がAIチップの主要な選択肢になる。
