NVIDIAは2026年10月13日、米サンフランシスコで開催されたSEMICON West 2026で、光エンジンを計算チップのインターポーザー上に配置する技術と、異なる波長の光を使って通信を並列化する技術を紹介した。現地で取材した韓国の半導体専門メディアTHE ELECによると、同社は前者を「OOI（Optics on Interposer）」と呼び、すでに試作機を開発しているという。OOIは光信号に変換するまでの電気配線を短縮し、DWDM（高密度波長分割多重）は1本の光ファイバーで運べるデータ量を増やす技術だ。いずれもAIシステムの通信帯域を拡大するための研究だが、両者が改善する部分は異なる。また、今回報告された256Gb/sという伝送速度は研究段階の成果であり、将来の製品にそのまま採用されることが決まったわけではない。
光エンジンをインターポーザー上に配置、電気配線を短縮するOOI
OOIの特徴は、従来は有機パッケージ基板上に配置していた光エンジンを、計算チップが載るインターポーザー上へ移すことにある。インターポーザーとは、複数の半導体チップを微細な配線で接続する中間部材だ。THE ELECの現地取材によると、従来は計算チップからインターポーザー、有機基板を経由して光エンジンへ電気信号を送っていたが、OOIではインターポーザー上の短く高密度な配線を通じて直接接続する。これにより、電気信号の伝送経路から有機基板を通る区間を省き、接続密度の向上と消費電力の削減を目指す。ただし、パッケージ全体から有機基板がなくなるわけではなく、光エンジンまでの電気信号の経路が変わるという意味だ。
光エンジンは、電気信号と光信号を相互に変換する回路群である。従来のCPO（Co-Packaged Optics）は、スイッチASICなどの半導体チップと光エンジンを同じパッケージ内に配置し、光信号へ変換するまでの電気配線を短くする技術だ。NVIDIAが2025年8月に公開した技術解説では、Spectrum-X Ethernet Photonicsの光エンジンをモジュール基板へ直接はんだ付けし、光ファイバーとの接続には着脱可能なコネクターを使用すると説明していた。OOIは、こうしたCPOの光エンジンをさらに計算チップへ近づける設計に当たる。
光エンジンを近づける利点は、電気配線を短縮できることだけではない。インターポーザー上の微細な配線を利用すれば、多数の電気信号を高密度に並列伝送できる。NVIDIAのBen Lee氏やNikola Nedovic氏らがJournal of Lightwave Technologyに発表した研究「Beyond CPO」では、インターポーザーの高密度配線を利用することで、個々の信号速度を抑えながら多数の接続を並列に使う方式の効率を高められると説明している。少数の配線をさらに高速化するのではなく、比較的低速な信号を多数の配線に分散させる考え方だ。
光ファイバー側の伝送能力を高めても、計算チップから光エンジンへ十分なデータを送れなければ、その接続部分がボトルネックになる。OOIが解消を目指すのは、まさにこの電気側の接続制約だ。GPUとHBMを同じインターポーザー上に配置する構成と似た部分はあるが、HBMの機能を光エンジンで置き換えるわけではない。計算チップと光通信回路の接続を高密度化するための技術である。
8波長で256Gb/sを伝送、DWDMによる光通信の並列化
OOIが計算チップと光エンジンの接続を改善するのに対し、DWDMは光ファイバー側の伝送能力を高める技術だ。DWDM（Dense Wavelength Division Multiplexing）は、異なる波長の光にそれぞれ独立したデータを載せ、1本の光ファイバーで同時に伝送する方式である。受信側では波長ごとに信号を分離して読み取るため、複数のデータ経路を1本のファイバーに集約できる。THE ELECによると、NVIDIAは今回、8つの波長を使ってそれぞれ32Gb/sでデータを伝送し、合計256Gb/sの帯域を実現したという。
この構成を理解するうえで参考になるのが、NVIDIAのNandish Mehta氏らが2026年3月のOptical Fiber Communication Conference（OFC）で発表した研究だ。会議論文「A 256 Gb/s DWDM Optical I/O in a 3D-stacked EIC/PIC Silicon Photonics Platform」では、8本のデータ用レーンと1本のクロック伝送専用レーンからなる「8＋1」の構成が報告されている。データ用の各レーンは32Gb/sで動作するため、合計データ帯域は8×32＝256Gb/sとなる。クロック専用レーンは受信側へ動作タイミングを伝えるためのものであり、データ伝送帯域には含まれない。
OFCの研究では、7nmプロセスの電子集積回路（EIC）と65nmプロセスの光集積回路（PIC）を3D積層したシリコンフォトニクス基盤が使用されている。ただし、この実験とSEMICON Westで紹介されたOOIの試作機が、同一の回路構成を採用しているかどうかは確認できない。また、OFCの公開抄録に記載された実験結果が、そのまま将来の商用製品の仕様になるわけでもない。今回紹介されたDWDM技術は、すでに2026年3月の段階で関連する実証成果が報告されていた点も押さえておきたい。
伝送速度を比較する際には、数字が示す対象にも注意が必要だ。例えば、既存のCPO技術で示される「1レーン当たり200Gbps」と、DWDMで8波長を束ねた「光ファイバー1本当たり256Gb/s」は、測定対象が異なるため、単純な大小比較から性能向上率を算出することはできない。SEMICON Westの公式講演概要では、DWDMによって各レーンの電気回路を簡素化しながら帯域密度を高める方向と、光エンジンの高密度集積によって計算チップとの接続制約を緩和する方向を、相互に補完する技術として位置付けている。つまり、OOIで電気側の接続を高密度化し、DWDMで光ファイバー側の伝送能力を拡張するという、二つの技術を組み合わせた設計が検討されている。
2023年の構想から2026年の実証へ、研究の進展を整理
光エンジンをインターポーザー上に配置する構想は、今回初めて登場したものではない。NVIDIAは2023年の論文で、すでにインターポーザー上への光学統合を提案し、その利点や実装上の課題を検討していた。また、256Gb/sのDWDMについても2026年3月のOFCで関連する実験成果を発表している。今回のSEMICON Westでの講演は、こうした研究をAIシステムの通信能力をさらに拡張するための技術として位置付け、両者を組み合わせる方向性を示したものといえる。
NVIDIAの研究ページ、OFCの公開抄録、SEMICON Westの講演概要を時系列で整理すると、それぞれの研究がどの段階にあるかが分かる。
| 公開時期・発表の場 | 主な内容 | 研究・開発の段階 |
|---|---|---|
| 2023年2月15日：Journal of Lightwave Technology掲載研究 | インターポーザー上への2.5D光学統合と、低速・並列の電気接続 | 熱制御ループの検証と、設計を比較するシミュレーション |
| 2026年3月15〜19日：OFC、論文M4B.2 | 8本のデータ用レーンとクロック専用レーンを使用した256Gb/sのDWDM | 3D積層した電子・光集積回路による実験成果を公開 |
| 2026年10月13日：SEMICON West講演 | DWDMとインターポーザー上の光学統合を組み合わせた将来のAI接続 | 実装上の課題と、次世代システムに向けた技術開発の方向性を提示 |
この表は、異なる時期に公表された研究成果と講演内容を整理したもので、同じ試作機を継続して評価した経過を示すものではない。2023年という日付もNVIDIAの研究ページに記載された公開時期であり、研究そのものが始まった時期を示しているわけではない。また、OFCのDWDM実験と10月に報じられたOOIの試作機についても、同一装置を使った一連の検証だと判断できる情報はない。
今回の注目点は、過去に提案・実証されてきた技術が、AIシステムの接続能力をさらに高めるための具体的な設計方針として示されたことにある。THE ELECは、OOIの試作機が開発されたと報じる一方、OOIとDWDMはいずれも研究段階にあり、将来の製品への適用を目指して技術的な課題を評価していると伝えている。したがって、今回の発表を特定のGPUへの採用決定や、量産開始を意味するものと捉えるべきではない。
実用化を左右するのは熱対策、パッケージング、保守性
OOIのように光エンジンを計算チップへ近づける構成では、電気配線を短縮できる一方、熱への対策が重要になる。GPUなどの計算チップが発する熱は、近接する光回路の動作にも影響を与える可能性があるためだ。SEMICON Westの公式講演概要でも、素子と回路の設計上のトレードオフに加え、熱制御やパッケージングが主要な課題として挙げられている。NVIDIAが2023年に発表した研究でも、厳しい熱環境に対応するための温度制御ループを検証しており、光エンジンを高密度に集積するには、電気配線だけでなく熱設計も一体で考える必要があることが分かる。
NVIDIAの既存CPO製品は、こうした課題に対する実装上の工夫を示している。同社が2025年に公開した技術解説によると、Quantum-X PhotonicsとSpectrum-X Ethernet Photonicsでは、レーザー光源をスイッチ本体から分離し、専用の温度制御環境に設置している。これにより、温度変化による波長のずれやレーザーの早期劣化を抑える設計となっている。外部レーザー光源モジュールは現場で交換できるため、故障時にスイッチ本体を交換せずに対応できる利点もある。光エンジンを計算チップへ近づけることと、レーザー光源まで同じ場所に集積することは、必ずしも同じではない。
光ファイバーの接続方法も、量産や保守のしやすさを左右する。NVIDIAはSpectrum-X Ethernet Photonicsで着脱式の光コネクターを採用し、組み立て時の歩留まり向上や製造工程の自動化に役立てていると説明している。これは既存CPO製品の実装例であり、将来のOOIでも同じ構造が採用されると決まったわけではない。ただし、光エンジンを高密度に集積するほど、光ファイバーとの正確な接続や、製造時の検査、故障時の部品交換といった課題への対応が重要になる。電気配線を短くするだけでは、量産可能で保守しやすい製品は完成しない。
現時点では、OOIによって実際にどの程度の消費電力を削減できるのか、どのGPUやスイッチに採用されるのか、量産がいつ始まるのかといった情報は明らかになっていない。今後の評価では、計算チップの発熱がある環境でも安定して通信できるか、電気回路と光回路を含めた接続全体の消費電力をどこまで抑えられるかが重要になる。さらに、製造歩留まりや冷却、故障時の交換まで考慮したうえで、高密度集積の利点を維持できるかも問われる。こうした課題を解決できれば、OOIとDWDMの組み合わせは、AIシステムの通信帯域をさらに拡張するための有力な選択肢となる可能性がある。