量子エラー訂正の空間的制約を打破する「方向性タイル符号」のメカニズム

量子コンピュータがノイズの多い環境下で実用的な規模の計算を実行するためには、誤り耐性（フォールトトレラント）をもたらす量子エラー訂正が前提条件となる。長年にわたり、この分野で標準的なアプローチとして支持されてきたのが「表面符号（Surface Code）」である。表面符号は、量子ビットを2次元の正方格子状に配置し、上下左右に隣接する量子ビット間のみの局所的な相互作用によってエラーの兆候（シンドローム）を検出する。このトポロジカルな特性は、現在の半導体リソグラフィ技術を用いた2次元平面のシリコンチップ製造プロセスと相性が良く、ハードウェアの実装が比較的容易であるという利点を持つ。しかし、表面符号はエンコード効率が著しく低く、1つのエラーのない「論理量子ビット」を構築するために、数千から数万もの「物理量子ビット」を必要とする。この巨大なオーバーヘッドにより、有用な計算を行うための実用規模のプロセッサ開発には途方もないリソースが要求されていた。

このスケーラビリティの壁を突破するための理論的な対案として、近年急速に注目を集めているのが「量子低密度パリティ検査（qLDPC: Quantum Low-Density Parity-Check）符号」である。qLDPC符号は、少ない冗長性で高い自己訂正能力を持たせることが可能であり、表面符号と比較して圧倒的に少ない物理量子ビット数で同等のエラー保護性能を実現できる。しかし、高効率なqLDPC符号はその数学的構造上、空間的に離れた量子ビット同士を直接結びつける「非局所的な接続」を要求する。シリコンチップ上の静的な2次元平面上で、多数の配線を交差させることなく非局所的なネットワークをマッピングすることは幾何学的に不可能である。そのため、qLDPC符号の実装には、立体的な3次元配線（スルーシリコンビアなど）、長距離カプラー、あるいはイオンや原子を物理的に移動させる複雑なシャトリング機構など、技術的なハードルが高いハードウェア設計が必須であると考えられてきた。

動的シンドローム抽出による平面へのマッピング

IQM Quantum Computersとベルリン自由大学、エディンバラ大学、ヨハネス・グーテンベルク大学マインツの共同研究チームが考案した「方向性タイル符号（Directional tile codes）」は、この幾何学的なジレンマに対するエレガントな解決策を提示している。彼らは、qLDPC符号が要求する非局所的な接続トポロジーを、物理的な配線の複雑化によって解決するのではなく、時間軸を利用した動的なゲート操作のシーケンスによって仮想的に構築する手法を採用した。

エラーを検出するためのシンドローム抽出サイクルで、通常は固定されているチェック量子ビットが静止することはない。「方向性ワード（directional word）」と呼ばれる時間順序のシーケンスに従い、チェック量子ビットはプロセッサの格子上を北、東、南、西へと順次ステップ移動していく。移動するチェック量子ビットがデータ量子ビットや専用のルーティングサイトを通過する際に、局所的な交換シーケンスを実行することで、継続的にエラー情報を抽出し処理を行う。

この動的な空間ルーティングの駆動系は、IQMの「Crystal」プロセッサ群にすでに実装されている「iSWAPゲート」および「CXSWAPゲート」である。超伝導量子ビット回路において、iSWAPゲートは二つの量子ビット間で励起を交換する物理的な振る舞いを持つ。研究チームは、このゲートが本来持っているスワップの性質を、論理的な量子もつれの生成と、チップ平面上での量子状態の空間的な移動という二つの目的に同時に適用した。つまり、情報を運ぶための静的な長距離配線をシリコン上にエッチングする代わりに、ゲートの実行シーケンスそのものの中で量子状態を動的にルーティングさせるのである。このアーキテクチャにより、ブロックサイズが拡大してもシンドローム抽出のサイクル長が一定（コンスタントデプス）に保たれ、ハードウェアの構造を複雑化させることなく高効率なエラー訂正の相互作用を処理することが可能となっている。

超伝導回路におけるリークエラーの自然な抑制

この動的な回路設計は、物理量子ビット数の削減に加えて、超伝導量子ビットシステムで深刻な計算障害の要因となる「リークエラー」に対する強力な抑制機構を、副次的に、かつ自然に備えている点が特筆される。

超伝導回路の量子ビットは、理想的な2準位系（0と1）ではなく、より高いエネルギー準位を持つ非調和振動子である。計算中に物理量子ビットが定義された状態空間の境界を越えて高いエネルギー準位へと遷移してしまう現象がリークエラーである。一度リーク状態に陥った量子ビットは標準的なゲート操作を受け付けなくなり、エラーがプロセッサのグリッド全体に伝播してシステムを崩壊させる。通常のアーキテクチャでは、これを防ぐために能動的で時間のかかるリセットプロトコルを専用に組み込む必要がある。

方向性タイル符号の動的シンドローム抽出では、各検証ループが完了するたびに、データ量子ビットとチェック量子ビットの物理的な役割が自動的に交換される経路設計となっている。役割が反転することにより、データ量子ビットとして振る舞っていた物理回路が次のラウンドではチェック量子ビットとして測定され、決定論的に初期状態へと強制リセットされる。この反復的な消去プロセスにより、蓄積された規格外のエネルギー状態は拡散する前に継続的にシステム外へとフラッシュ（排出）される。結果として、リーク状態の連鎖的な伝播が未然に防がれ、長期間にわたるフォールトトレラントメモリの安定性がハードウェアレベルで担保される機構が成立している。

表面符号を凌駕するハードウェア効率と定量評価

研究コンソーシアムは、この理論的枠組みの有用性を実証するため、140個の論理量子ビットをエンコードする大規模なメモリアレイの構成をシミュレーションし、回路レベルでの詳細な性能評価を行った。

具体的に [[323, 14, 15]] という符号バリアントを用いた検証では、近い将来の超伝導ハードウェアで現実的に達成可能とされる物理エラー率$p=0.001$（ゲートごとのエラー発生確率が0.1%）の条件下において、論理量子ビットあたり約30個の物理量子ビットの総数で情報を保護できることが確認された。この数値は、同等の論理ビット数を表面符号で保護しようとした場合に要求される膨大なリソースと比較して、飛躍的な削減率である。以下の表は、各手法が要求する基本的なハードウェア要件の比較を示している。

シミュレーションの結果、方向性タイル符号の構成は、表面符号メモリと比較してラウンドあたりの論理エラー率を最大1000倍（3桁）低減する性能を示した。IQMはこの成果を、2030年までに実用的な誤り耐性量子計算を実現し、将来的に100万量子ビット規模へのスケールアップを達成するという同社のロードマップを裏付ける技術的土台であると位置づけている。

残された課題と検証の白地図

方向性タイル符号はシリコンチップの製造と配線の要件を大幅に緩和し、ハードウェア設計を簡素化するが、実用化の前に立ちはだかる未検証の領域は依然として存在する。現在の性能評価は、単一の物理エラー率$p=0.001$が一様に分布している環境下における理論的な回路レベルのシミュレーションによって導出されたものである。しかし、実際の超伝導プロセッサ内部の挙動はより複雑な要因に支配される。

特に懸念されるのは、動的なルーティングを多用することによる相関ノイズへの影響である。量子状態が平面上を連続的に移動するということは、通常の静的な操作に比べて多数のiSWAPゲート操作が介在することを意味する。ゲート操作の回数が増加すれば、特定の量子ビットで発生したエラーが移動経路に沿って他の量子ビットへと伝播し、空間的に相関を持った複雑なエラーを引き起こすリスクが高まる。現在のシミュレーションでは物理エラー率0.001という均質な前提が置かれているが、実際のデバイスでゲート忠実度がそれに満たない場合や、1000量子ビット以上にプロセッサが拡張された際に特有のクロストークが発生した場合の堅牢性については、実験的なデータが存在しない。

動的なゲート操作の連続性が誘発する新たな相関ノイズ下で、エラー抑制率がシミュレーション上の「1000倍」からどの程度減衰するかについての定量的な評価は、今後の課題として残されている。机上の理論的ブレイクスルーを実際の物理ハードウェア上でどこまで再現できるか、IQMの「Crystal」プロセッサによる実機実証が次の試金石となる。