ベルギーの研究開発機関imecは2026年9月7日、ニオブチタン窒化物（NbTiN）を使った3層配線の超伝導回路をApplied Superconductivity Conference（ASC）2026で発表した。回路側ではジョセフソン接合の最小直径を150nmへ縮め、設計密度は1cm²当たり380万接合に達した。これと並ぶ別の配線成果として、3層のNbTiN配線を30nm幅まで縮めたという。発表を半導体の「30nm世代」と読み替えると意味を取り違える。今回前進したのは、極低温で動く回路と微細配線を300mm CMOS製造設備の規律に載せて多層化する工程である。

その距離はなお長い。imec陣営が2023年に公表した構想は、16層の配線を使って1cm²当たり4億デバイスを収め、30GHzで動かす設計だった。今回の380万接合は、その密度の約0.95%に当たる。3層の試作回路が何を可能にし、どの数字がまだ設計上の目標なのかを分けると、発表の価値と限界が見えてくる。

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3層配線の回路と380万接合が動かした前提

超伝導デジタル回路は、CMOSトランジスタのように電圧の高低で0と1を表すのではなく、量子化された磁束のパルスを使う。ジョセフソン接合がスイッチとしてパルスを作り、超伝導配線がそれを運ぶ。NISTによれば、この単一磁束量子（SFQ）回路は100GHzを超える速度で動作し得る。一方で、大規模化には接合を高密度かつ均一に作らなければならない。信号と電力を運ぶ回路に、クロックとメモリーも組み合わせる必要がある。

imecが示した接合は、NbTiN電極の間に薄いアモルファスシリコンを挟む構造である。接合回路側では直径を150nmまで縮め、配線層を3層へ増やした。これとは別の配線実証では、3層の配線とビアを形成し、配線幅を30nmまで微細化した。配線層は信号を運ぶほか、インダクター、接地面、クロックや電力用の共振器を収める空間にもなる。層を増やす意味は、平面上の接合を増やすことより、信号と電力を混雑させずに結ぶことにある。

380万接合/cm²は「設計密度」である。プレス発表は、実際に動かした接合の総数と回路の論理機能を開示していない。動作周波数とウェハー内の良品率も分からない。ASCでは接合の製造と低温特性を扱う発表に加え、交流給電や故障解析を扱う研究が別に組まれた。クロスバースイッチもモデル研究の段階にある。ASC 2026の査読論文は2026年9月9日時点で未公開であり、中心成果を確認できる資料はimecのプレス発表と会議情報に限られる。完成したAIプロセッサを披露した発表ではなく、プロセッサを作るための部品と製造工程を一段進めた成果である。

なぜニオブからNbTiNへ移るのか

従来の超伝導デジタル回路ではニオブ（Nb）が広く使われてきた。実績は豊富だが、imecが2025年に示した比較では、代表的なNb工程は200mmウェハーで最小寸法250nmとされた。超伝導転移温度は約9K、後工程の熱予算は200℃である。NbTiN基盤ではウェハー径を300mmへ広げ、最小寸法を50nmへ縮める。転移温度は13K超、熱予算は420℃超を掲げる。これらはimecによる自社基盤との比較であるものの、材料を変える狙いをよく表している。

転移温度が高ければ、製造ばらつきや局所的な発熱に対する動作余裕を取りやすい。NbTiNは高温の配線工程にも耐え、193nm液浸露光を使う既存の300mm設備で微細加工できる。研究室固有の小径ウェハー工程から、半導体産業が使う計測、平坦化、多層配線へ近づける材料なのである。

ただし、「CMOS互換」は既存のCPU工場へ設計を持ち込めば量産できるという意味ではない。NbTiNやアモルファスシリコン、HZOキャパシターを扱う材料管理が要る。さらに、室温の電気試験では見えない接合ばらつきや磁束の捕捉を極低温で測らなければならない。製造装置を共有できる可能性と、量産工程が完成していることには隔たりがある。

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30 nmは6月、9月は二つの成果を併示

公開資料を時系列で並べると、30nmという数字の来歴と9月発表の範囲が分かる。

imecの超伝導配線は、2024年の2層・最小50 nmから、2026年6月に最小30 nmへ進み、9月のASC発表で3層配線と最小150 nmのジョセフソン接合回路が同じ研究基盤の成果として示された。

時点 公開された内容 製造上の意味
2023年4月 16層、4億デバイス/cm²、30GHzの設計構想。製造実績は2層・50nm配線 完成像と初期モジュールを提示
2024年12月 2層・50nm配線、転移温度13K超、臨界電流密度120mA/µm²超 300mm、420℃以内で主要部品を実証
2026年6月 50nm厚の配線を30nm幅へ縮小。転移温度12K超、最大約200mA/µm² 微細化後も超伝導と通電能力を確認
2026年9月・接合回路 3層配線、150nm接合、380万接合/cm² 接合回路の多層化と設計密度を提示
2026年9月・配線 3層の配線とビア、配線幅30nm 6月に示した微細配線を研究基盤の別成果として併示

30nm配線は、2026年6月のInternational Interconnect Technology Conference（IITC）プログラムにすでに掲載されていた。そこでは、50nm厚のNbTiN膜を193nm液浸露光で加工し、転移温度が12Kを超え、臨界電流密度が最大約200mA/µm²に達したと報告されている。9月には3層配線を持つ接合回路と、配線幅30nmの3層配線という二つの成果が同じ研究基盤の進展として並んだ。公開資料からは、両者が同一の試料へ一体化されたとは確認できない。

2024年の50nmから30nmへの変化は、線幅で40%の縮小である。だが、線幅を縮めた割合から面積密度を算出することはできない。超伝導回路ではジョセフソン接合に加え、磁束を保持するループやインダクター、電力とクロックを配る共振器が面積を使う。配線を細くすると運べる臨界電流や運動インダクタンスも変わるため、寸法と回路特性を一緒に調整する必要がある。

380万接合と4億デバイスの間にある105倍

今回の毎平方センチメートル380万接合という回路設計密度は、imec陣営が2023年に示した毎平方センチメートル4億デバイスの設計目標の約0.95%で、目標値は約105倍大きい。この比較は、今回の成果を小さく見せるためのものではない。imecが目指す規模までに、何を積み上げる必要があるかを測る物差しである。

もっとも、二つの数字は性格が違う。380万は3層回路のジョセフソン接合設計密度として公表された実績であり、4億は16層の配線、自己シャント型接合、低損失のHZOキャパシターを組み合わせた提案スタックが可能にするとしたデバイス密度である。「デバイス」と「接合」の範囲も完全に同じとは限らない。したがって0.95%を開発の達成率とは呼べないが、3層から16層へ進む工程と、部品密度を回路密度へ変える設計技術が残っていることは明確だ。

層数を増やせば配線の自由度は上がる一方、膜厚と平坦性のばらつきが各層で累積する。ビアが層間を確実に結び、接合が所定の臨界電流を保つことも求められる。磁束が意図しない場所へ捕捉されれば回路は誤動作する。数百万個の接合を配置できる寸法設計と、数百万個が同時に所定の余裕で動く製造歩留まりは別の指標である。次に必要なのは、機能する大規模回路の接合数と良品率を伴う測定だ。

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冷却込みの優位性はシステム実証で決まる

imecは超伝導技術について、先端CMOSに対してエネルギー効率100倍、計算密度1000倍、信号を多数の宛先へ配る帯域1000倍の可能性を掲げる。これらは今回の3層回路で測った性能値ではない。同社のクロスレイヤーモデルと将来の高集積基盤を前提にした予測である。

超伝導配線の電気抵抗がほぼゼロでも、システムの消費電力はゼロにならない。接合のスイッチングと給電回路が熱を出し、約4Kへ冷やす冷凍機は室温側で電力を使う。メモリーをどの温度段に置くか、4Kの計算部と室温のネットワークをどう結ぶかによっても効率は変わる。imecのシステム研究が、微細加工と並行して2.5D・3D実装、極低温CMOS、光入出力を扱うのはこのためだ。

設計基盤も同じ重さを持つ。imecの2025〜2030年計画は、配線を3層から5層、7層へ増やしながら、デバイスモデルと寄生成分の抽出手法を整える。標準セルとメモリーマクロを用意した後、配置配線を自動化し、タイミングとノイズを検証する流れも示した。30nmの線を作れても、設計者が数百万接合を自動配置し、製造後の動作余裕を予測できなければ、産業向けの設計基盤にはならない。

今回の成果で、超伝導AI計算機の完成時期を予測することはできない。判断材料になるのは、3層回路が実行した論理機能と周波数、ウェハー全面のばらつきと歩留まり、5層以上へ拡張した際の故障率、そして冷凍機を含むシステム電力である。これらの測定が揃って初めて、30nm配線を含む基盤がCMOSの電力と配線の制約を回避し得るかを、製造技術として評価できる。