Intelは米国時間2026年10月13日、OCP Global Summitの基調講演で、シリコンフォトニクスを次世代AIシステムの重要な基盤技術と位置付ける構想を示した。Intelのデータセンター・システム＆ソリューション部門を率いるNic Dubé氏が掲げたのは、300mmシリコンウェハーへのリン化インジウム（InP）の集積、レーザー光源の集積、高帯域幅のシステム設計という3つの柱だ。これまで光通信部品の量産で培ってきた技術を、CPUやGPU、メモリーなどの計算資源を柔軟に接続する仕組みへ発展させる狙いがある。ただし、その実現には光信号を長距離伝送する技術だけでなく、製造、冷却、故障時の交換まで考慮したシステム設計が欠かせない。今回の方針は、Intelの講演案内と基調講演資料の20ページで確認できる。
300mmシリコンウェハーにInPを集積する製造技術
講演資料に記された「InP on 300mm Silicon」とは、直径300mmのシリコンウェハーを基盤とし、リン化インジウム（InP）を組み合わせる技術を指す。InPだけでできた直径300mmの結晶ウェハーを量産するという意味ではない。Intelは、この技術を大量生産に対応した製造基盤として紹介し、生産能力の拡大と安定供給を支える強みとして打ち出した。
シリコンフォトニクスは、半導体チップ上に光の通り道となる導波路や、光信号に情報を載せる変調器などを集積する技術だ。レーザーから発した光を変調して光ファイバーへ送り、受信側で電気信号に変換することで高速なデータ通信を行う。演算処理そのものを光に置き換える光コンピューティングとは異なり、今回Intelが重視しているのは、チップ間やシステム間で大量のデータを効率よく転送することにある。
その製造技術を具体的に示すのが、Intelが2022年6月に発表した8波長レーザーアレイの研究成果だ。当時の発表資料によると、同社は商用の300mmハイブリッドシリコンフォトニクス製造基盤を利用し、シリコン上に光の波長を制御する導波路の回折格子を形成した後、発光を担うIII-V族化合物半導体のウェハーを接合した。シリコンの高精度な加工技術と、化合物半導体が持つ発光特性を組み合わせる方法である。複数の波長を使えるようになれば、1本の光ファイバーに異なる波長の信号を重ねて伝送できる。例えば、8つの波長それぞれに独立したデータを載せれば、ファイバーの本数を増やさずに通信容量を拡大できる。この波長分割多重（WDM）は、光接続の高密度化を支える重要な技術となる。
ただし、レーザーを製造できることと、安定した品質で大量生産できることは別の課題だ。量産には、光出力や発振波長のばらつきを抑える工程に加え、多数の素子を効率よく検査する仕組みが必要になる。Intelのシリコンフォトニクス製品ページでは、レーザー光源を集積することで、ウェハー段階での試験や、初期故障を検出するためのバーンイン試験が可能になると説明している。完成品を組み立てる前に品質を確認し、不良品を選別できることも、300mmシリコン製造基盤を活用する利点の一つだ。
800万個の量産実績と光I/Oチップレットの試作は別物
Intelによると、同社は2016年以降、800万個を超える光集積回路（PIC）と、それらに組み込まれた3,200万個以上のレーザーを出荷してきた。これらは主に、大規模クラウド事業者が利用する着脱可能な光トランシーバー向けの製品だ。ただし、この累計出荷数は2024年の発表時点ですでに公表されていたものであり、2026年の講演で新たに達成した数字ではない。
ここで区別すべきなのは、既存の光トランシーバー向けPICの量産実績、2024年に発表された光I/Oチップレット「OCI」の試作実証、そして2026年に示された次世代システム構想は、それぞれ開発段階が異なるという点だ。Intelは2024年6月26日、CPUと同じパッケージに搭載したOCIチップレットを使い、2つのCPUプラットフォーム間で実際にデータを通信する実証を公開した。しかし、同社は当時の発表資料で、このOCIを試作品と明記していた。2026年の講演資料は、こうした技術をより広範なAIシステムへ展開する方向性を示したものである。
| Intelが公表した技術・製品 | 開発段階 | 実績・発表内容 |
|---|---|---|
| 光トランシーバー向けPIC（2016年以降の累計） | 量産・出荷済み | 800万個超のPICと3,200万個超の集積レーザーを出荷。大規模データセンター向けに供給した実績がある |
| 光I/Oチップレット「OCI」（2024年6月26日発表） | 発表当時は試作段階 | CPUと同一パッケージに搭載し、2つのCPUプラットフォーム間で実データを通信 |
| 次世代システム向けシリコンフォトニクス（2026年OCP講演） | システム構想と基盤技術の提示 | 300mmシリコン製造、集積レーザー、高帯域幅設計を組み合わせる方針を説明 |
これらの違いを踏まえると、Intelの光トランシーバー事業には大規模な量産実績がある一方、それをCPUやGPUと直接組み合わせた光I/Oシステムの量産実績とは区別する必要がある。また、2024年にOCIが試作段階だったからといって、2026年現在も開発状況が変わっていないと断定することはできない。既存製品で培った製造技術や信頼性評価の経験は強みになるものの、演算チップに近い位置へ光I/Oを実装するには、接続方法や熱環境などを改めて検証する必要がある。
4Tbpsの通信性能と5pJ/bitの省電力効果
2024年に発表されたOCIチップレットは、32Gbpsの通信チャネルを片方向64本ずつ備え、送受信合計で最大4Tbpsの帯域幅に対応する設計だった。片方向の帯域幅は64×32Gbps＝2,048Gbpsであり、これを双方向で利用するため、合計約4Tbpsとなる。つまり、Intelが公表した「4Tbps」は片方向の通信速度ではない。このOCIは8対の光ファイバーを使い、それぞれに8波長の信号を多重化する構成で、光回路と電子回路をCPUと同じパッケージに収めていた。
光信号への変換を演算チップの近くで行う理由は、電気信号を長い配線で伝送する際の損失や消費電力を抑えるためだ。光学部品を演算チップのパッケージ付近に配置する方式はNPO（Near-Packaged Optics）、演算チップやスイッチASICと同じパッケージに組み込む方式はCPO（Co-Packaged Optics）と呼ばれる。Intelは2026年の講演で、レーザー光源の集積技術をNPOの重要な構成要素と位置付けた。高速な光通信をチップの近くまで引き込むことで、伝送距離を延ばしながら接続密度を高めることを目指している。
省電力性能について、Intelは2024年のOCI発表で、1ビットのデータ転送に必要なエネルギーが5ピコジュール（5pJ/bit）だと説明している。比較対象として挙げた着脱式の光トランシーバーモジュールは約15pJ/bitであり、Intelの公表値では消費エネルギーを約3分の1に削減できる計算になる。ただし、比較対象の具体的な製品や、どこまでの回路・装置の消費電力を測定対象としたのかについて、詳しい条件は示されていない。そのため、独立した同一条件の比較試験で確認された結果とみなすことはできず、AIラック全体の消費電力が3分の1になるという意味でもない。
光通信の効率改善がシステム全体にもたらす効果は、通信部分が消費電力全体に占める割合によって変わる。AIサーバーでは演算処理やメモリー、冷却にも多くの電力が必要であり、光I/Oの省電力化だけでシステム全体の効率が決まるわけではない。実際の導入効果を判断するには、AIワークロードを実行した際のデータ転送量や処理性能に加え、装置全体の消費電力を測定する必要がある。
伝送距離にも注意が必要だ。2024年のOCIは最大100mの光ファイバー接続をサポートする設計だったが、Intelは光の伝搬遅延によって、実際の用途では数十m程度に制限される場合があると説明していた。光ファイバーで遠くまで信号を届けられても、メモリーアクセスや複数チップ間の同期に必要な応答時間を満たせるとは限らない。光通信の長距離伝送能力を計算資源の柔軟な配置に生かすには、通信遅延も含めたシステム設計が必要になる。
レーザーを内蔵するか、外付けにするか
光I/Oを実際の製品に組み込む際には、レーザー光源をどこに配置するかも重要な設計上の課題となる。光インターコネクトの標準化団体OIFが2022年に公表したCPOに関する枠組み文書では、レーザーを光学エンジンに内蔵する方式と、外付け光源を使用する方式の違いが整理されている。内蔵方式は光源から変調器までの光損失を抑えやすく、比較的低い光出力で動作できる可能性がある。一方、外付け方式では、発熱の大きいスイッチASICからレーザーを離して配置できるため、熱管理や故障時の交換に利点がある。
外付け光源は、故障したレーザーモジュールを装置前面から交換できる設計にも対応しやすい。その反面、光源から光学エンジンまで光を伝送する経路が長くなり、挿入損失が増えるため、それを補う高い光出力が必要になる場合がある。逆に、レーザーを光学エンジンへ集積すれば光損失を抑えられるものの、演算チップ周辺の熱環境や、故障時の修理・交換方法を慎重に検討しなければならない。光源を集積できることが、そのまま信頼性や保守性の向上につながるとは限らない。
今回のOCP Global Summitでは、外付けレーザーを採用した具体的なシステムも発表された。Lightmatterは10月12日、Flexと共同開発した204.8TbpsのCPOスイッチトレーと、別のODM企業の基盤を利用した102.4TbpsのXPUトレーを公開した。Lightmatterの発表によると、前者は量産工程の検証を目的としたシステムであり、後者は技術実証用の試作システムだ。いずれも同社のGuide DR外付けレーザーモジュールを採用し、光コネクターの着脱やラックへの組み込みまで考慮している。
ただし、Lightmatterが公表したトレー単位の帯域幅と、IntelのOCIチップレット単体の帯域幅を直接比較しても、性能の優劣は判断できない。比較対象の構成や規模が異なるためだ。重要なのは、光源や光集積回路の開発だけでなく、それらをラック内に配置し、冷却や交換を含めて運用できるシステムへ仕上げる取り組みが進んでいることにある。Intelが強みとする集積レーザー技術も、こうした実際の運用条件を満たせるかどうかが、今後の競争力を左右する。
CPU・GPU・メモリーを柔軟につなぐ次世代AIシステム
Intelは2024年のOCI発表で、CPUやGPUを多数接続するシステムの規模拡大に加え、メモリーの拡張や計算資源の分離を将来の応用先に挙げていた。光通信によって高速な接続をより長い距離まで延ばせれば、CPU、アクセラレーター、メモリーを固定的な構成で配置する必要性が小さくなる。例えば、用途に応じて必要な計算資源やメモリー資源を組み合わせる、より柔軟なシステム設計が可能になる。こうした資源の分離・共有は、大規模AIシステムの利用効率を高める手段として期待されている。
もっとも、装置同士を光ファイバーで接続するだけで、計算資源を自由に共有できるわけではない。メモリーの内容を複数の装置間で整合させる仕組みや、各装置への処理の割り当てを管理するソフトウェアが必要になる。また、装置間の距離が長くなれば通信遅延も増えるため、要求される応答時間に応じて適切な配置を選ばなければならない。光I/Oはハードウェア構成の自由度を広げる技術だが、分離した計算資源を一つのシステムとして効率よく動かすには、通信プロトコルやソフトウェアを含めた設計が不可欠だ。
今回のOCP Global SummitでIntelが示したのは、こうした次世代AIシステムを支えるために、300mmシリコン製造基盤、集積レーザーの信頼性、高帯域幅の設計技術を活用するという方向性である。既存の光トランシーバー事業で培った量産技術を、演算チップと密接に統合する光I/Oへ展開しようとしている。ただし、基調講演の資料は個別製品の発売時期や価格を示すものではなく、この構想が実際の顧客システムへどこまで導入されているかも明らかではない。
今後の焦点は、光I/Oを組み込んだCPUやGPUが、実際のAIワークロードでどれだけ通信効率と電力効率を改善できるかにある。光リンク単体の性能だけでなく、冷却、故障対応、交換作業を含むシステム全体の運用性も評価する必要がある。Intelがこれらの条件を満たす製品を開発できれば、長年培ってきたシリコンフォトニクスの量産技術は、AIシステムの構成をより柔軟にする重要な強みとなる可能性がある。