JEDECが、HBM4を標準パッケージへ近づける新しいDRAM標準「JESD330-4」を公開した。名称はStandard Package High Bandwidth Memory 4、略称はSPHBM4である。中身のDRAMスタックはHBM4と同じものを使いながら、ホスト側の接続を512本のデータ信号に絞る。AIアクセラレータのメモリ帯域は維持したいが、シリコンインターポーザの面積と配線密度が重い。SPHBM4は、その圧力をメモリセルではなくパッケージ側から下げる標準だ。
発表の意味は、「HBMが急に安い汎用メモリになる」という話ではない。JEDECの説明では、SPHBM4はHBM4 DRAMと同じメモリコア層を使うため、積層DRAMそのものの難しさは残る。変わるのは、計算ダイとメモリをつなぐ道筋だ。2048本の広いHBM4接続を、4対1のシリアライズで512本へ変換し、有機基板でも扱えるバンプピッチと配線条件に寄せる。AIチップの実装コストと、1パッケージに載せられるメモリ量の設計がここで動く。
512本へ絞る標準化
JESD330-4の要点は、HBM4のDRAMスタックを捨てず、別のバッファダイで外へ出す信号の形を変えることにある。JEDECの標準ページは、SPHBM4がHBM4 DRAM（JESD270-4）と同じDRAMスタックを使い、標準パッケージで組み立てやすくするために異なるバッファダイを採ると説明している。つまり、標準化の対象は新しいメモリセルではなく、HBM4スタックと計算ダイの間に入るインターフェースである。
JEDECは2025年12月の予告段階で、HBM4のインターフェースが2048本のデータ信号を持つのに対し、SPHBM4は512本のデータ信号と4対1のシリアライズで同じ帯域を目指すと説明していた。公開済みのJESD330-4でも、この方向性は保たれている。SPHBM4の各チャネルは16ビットのDDRデータバスを持ち、対応するHBM4チャネルの64ビットデータバスより4倍速く動く。
この変換は、配線の本数を減らす代わりに、信号速度とバッファダイの仕事を増やす。HBM4は広い道を低めの速度で使う。SPHBM4は道幅を狭め、速い信号で同じ量のデータを運ぼうとする。JEDECは、SPHBM4もHBM4と同じく分散インターフェースを持ち、チャネルは互いに独立していて、必ず同期するとは限らないとしている。この独立チャネル構造は引き継ぎながら、外部接続の密度を落とすのがSPHBM4の設計である。
安くなるのはメモリそのものではない
SPHBM4の「低コスト」は、DRAMスタックの単価を一気に下げるという意味ではない。JEDECの説明では、SPHBM4はHBM4と同じメモリコア層を使う。Tom's Hardwareも、積層DRAM、TSV、既知良品ダイの選別、バッファダイを含む高度な組み立ては残ると指摘している。したがって、GDDR7のような大規模量産のグラフィックスメモリと同じ価格帯へ降りてくる技術ではない。
下がる可能性があるのは、主にAIアクセラレータのパッケージ実装コストだ。HBM4は高帯域を出すために非常に広い並列接続を使う。この方式は電力効率に強いが、計算ダイの周囲に大きな配線資源を要求し、シリコンインターポーザや高密度パッケージの制約を厳しくする。SPHBM4は512本のデータ信号へ絞ることで、JEDECがいう「緩和されたバンプピッチ」を使いやすくし、有機基板での実装へ寄せる。
ここはGDDR7との違いを見誤りやすい。JEDECのGDDR7標準は、グラフィックス向けSGRAMの機能、パッケージ、ピン割り当てを定める汎用的な外付けメモリの延長にある。SPHBM4は同じJEDEC標準でも、計算ダイのすぐ近くでHBM4級の帯域を出すための積層メモリだ。Tom's Hardwareは、SPHBM4がGDDR7の置き換えになりにくい理由として、HBMスタックと高度なパッケージ工程が残る点を挙げている。消費者向けGPUでメモリチップを安く置き換える候補というより、AIサーバーの巨大パッケージで、インターポーザ面積と配線の難しさを減らす候補と見る方が実態に近い。
容量を増やす道筋
SPHBM4がAIアクセラレータに効く理由をコストだけで説明すると狭くなる。JEDECは2025年12月の予告で、SPHBM4がHBM4と同じメモリコア層を使うため、1スタックあたりの容量能力は同一になると説明した。そのうえで、有機基板の配線はSoCからメモリまでのチャネル長を長く取りやすく、SPHBMスタックの総数を増やせる可能性があるとしている。
AIアクセラレータでは、演算器を増やしても、近くに置けるメモリ容量と帯域が足りなければ性能を使い切れない。HBM4は帯域を伸ばす一方で、2048本の広い接続がパッケージの外周、バンプ、配線層を圧迫する。SPHBM4は同じスタック容量を保ったままホスト側の信号数を減らすため、メモリをより多く近くへ置く選択肢を増やす。
これは特に、最先端のシリコンインターポーザを大量に確保しづらい設計者にとって意味を持つ。大規模AIチップでは、計算ダイそのものよりも、周辺のHBM、基板、先端パッケージの供給が製品計画を縛る。SPHBM4が狙うのは、その詰まりを完全に消すことではなく、設計者が選べる実装の幅を広げることだ。性能最優先の製品では従来型のHBM4やHBM4Eが残り、容量や実装の柔軟性を優先する製品ではSPHBM4が候補に入る。
残る課題はバッファダイと電力
512本へ絞る設計は、配線の問題を別の場所へ移す。SPHBM4では、HBM4の広いチャネルをより狭い外部インターフェースへ変換するバッファダイとPHYが重い役割を担う。Tom's Hardwareはこの点について、信号線が減ることでドライバとレシーバの数は減り得る一方、高速なシリアルPHYが電力を食うため、実装詳細なしに低消費電力とは言い切れないと指摘している。
製造面でも同じだ。シリコンインターポーザを避けられても、SPHBM4は積層HBM DRAMと専用バッファダイを必要とする。DRAMメーカーとファウンドリ、組み立てを担うOSAT、AIチップ設計者の分担も簡単ではない。JEDECが標準を公開したことで、コントローラやパッケージ設計の共通土台はできた。ただし、量産品の価格、歩留まり、消費電力、実装密度は、各社の実物が出るまで判断できない。
次に見るべき数字は、SPHBM4を採る製品のスタック数、メモリ容量、パッケージ基板、そして実測の電力である。JESD330-4は、HBM4級の帯域を512本の信号で扱う標準を作った。市場が確認するのは、その標準がAIアクセラレータのメモリ制約をどこまで現実に緩めるかだ。