Wccftechが報じたIntelのXBMは、HBM4をすぐ置き換える新メモリというより、オンパッケージメモリの接続方法をUCIeへ寄せる構想として読むべきだ。記事によれば、XBMはDRAMブロックを32 GT/sで動くUCIe I/Oブロックへ接続し、I/Oはベースダイを経由する。HBMがAIアクセラレータの標準メモリであり続ける一方で、広い並列バス、TSV、シリコンインターポーザーはコストと実装面積を押し上げている。Intelの狙いは、DRAMの積層そのものよりも、メモリと計算ダイを結ぶ道を変えることにある。
ただし、この話は製品発表ではない。Wccftechが添えた公開番号表記は、Google Patents上では別分野の特許を指しており、XBMの正式な特許番号は確認できていない。容量やデータブロック数はWccftechの報道に基づく。Intelが同じ内容を製品仕様として公表したわけではない。それでも、Intelが2025年に公開した「On-package memory with UCIe」の特許とHot Interconnects論文は、XBMを孤立した案ではなく、UCIeをメモリ接続へ広げる流れの中に置いている。
32 GT/sで変わるメモリ配線
XBMの見出しになっている32 GT/sは、HBM4との速度比較よりも、配線設計の変化を示す数字である。UCIeはチップレット同士を結ぶための標準インターコネクトであり、IntelのUCIeメモリ特許は、DRAMが8333 MT/sで動く場合にUCIeリンクを8、16、32 GT/sで動かす例を示している。DRAM側のクロックとパッケージ内リンクのクロックを分け、必要な帯域をシリアル化したリンク側で稼ぐ発想だ。
HBMは広い並列インターフェースで帯域を作る。HBM4では2048ビット幅のインターフェースが前提になり、JEDEC標準相当の8 Gb/sでは1スタックあたり約2 TB/sに届く。一方、WccftechのXBM報道は、DRAMブロックをUCIe I/Oへ接続する構成を示す。これは、広いメモリバスをそのままSoCの周縁へ引き出すのではなく、ロジックダイやベースダイで受けて、高速なオンパッケージリンクへ流し込む設計である。
この方向性は、すでにIntel側の公開文書に表れている。Intelに譲渡されたUS20250123990A1は、HBM3/4プロトコルを非対称の拡張UCIeへ対応させる案として、138データレーンのモジュールと70レーンの変種を挙げている。HBMのDRAMセルを変える前に、メモリコントローラ、ロジックダイ、リンク層をどこに置くかが帯域、遅延、コストを左右する。
BEOL DRAMとTSVの取り合い
Wccftechによれば、XBMの各メモリダイは0.5-5.0 GBの容量を持ち、8段構成では最大96データブロック、16段構成では最大192データブロックを備える。各サブチャネルは12データブロックで構成され、チャネルは2 GHzで動くとされる。さらに、各ダイは1T1CのバックエンドDRAMを使い、トランジスタをフロントエンドのシリコン領域ではなくBEOLの金属配線層側に置くという。
ここで狙われているのは、HBMの弱点として繰り返し挙がるTSV面積、配線の混雑、パッケージコストである。DRAMセルや制御回路の置き方を変え、TSVやデータ経路を通す場所を増やせれば、同じフットプリント内でより多くの並列経路を確保できる。XBMがMemory-on-Packageを含む複数の実装形態を取れるという説明も、この制約を意識したものだ。
一方で、ここにはまだ製品仕様と呼べる数字が足りない。Wccftech自身も、特許が総帯域をGB/sで示しておらず、2倍級という見方は推定であると書いている。バックエンドDRAMが密度で有利でも、保持時間と熱に耐え、修復とテストの仕組みを量産歩留まりまでつなげる必要がある。特許図の構造は方向を示すが、採用を決めるのはパッケージ全体の実測値だ。
UCIeメモリ論文との接点
Intel系のUCIeメモリ論文は、XBMを読むうえで重要な補助線になる。Debendra Das Sharma氏らは2025年10月に公開したHot Interconnects論文で、UCIeへメモリセマンティクスを持たせ、LPDDR6やHBMをロジックダイ経由でSoCへ接続する構成を提案した。さらに、DRAMダイがLPDDR6バスではなくUCIeを直接持つ案にも触れている。
同論文の主張は強い。既存のHBM4やオンパッケージLPDDRに比べ、最大10倍の帯域密度を掲げ、遅延と電力は最大3分の1に抑えられるとする。もちろん、これは論文上の提案であり、市場で検証された製品ではない。ただ、XBMがUCIe I/Oを前提にするという報道と、Intel側がUCIe-Memoryを体系化している事実はつながる。
US20250123990A1も、HBMが容量あたりでLPDDRの5-10倍高い一方、同容量で約20倍の帯域を出せるため採用されていると説明する。つまりIntelは、HBMの価値を前提にしたうえで、その高コスト化の理由をインターフェースとパッケージの問題として分解している。XBMは、その分解の先にある候補の一つだ。
HBM4/SPHBM4との競争条件
XBMが実用化されるなら、相手は止まって待っているHBMではない。SK hynixはHBM4で2048ビットインターフェースと10 GT/sを掲げ、JEDEC標準を25%上回る速度を打ち出している。MicronやSamsungもHBM4世代でロジックベースダイや先端パッケージを差別化の中心に置く。2026年時点のAIアクセラレータは、まずHBM4の供給、消費電力、価格で設計が決まる。
さらに、JEDEC周辺ではSPHBM4という別の低コスト化案も動く。これはHBM4の2048ビット幅を512ビットへ狭め、4:1のシリアル化で帯域を保つ構想だ。狙いはXBMと似ている。広い並列配線をそのまま引き回すのではなく、パッケージの制約に合わせてメモリ接続を作り替えることだ。
そのため、XBMの価値は「HBM4キラー」という言葉では測れない。確認すべき数字は、単体のGT/sではなく、1スタックあたりの実効帯域と帯域あたり電力だ。そこに容量、熱設計と修復機構、従来HBMを使うアクセラレータ設計への組み込みやすさが続く。Intelが正式な特許番号、試作品、ベンダー連携を出せば、XBMはHBM代替候補として評価できる段階に進む。そこまでは、UCIeをメモリの主配線へ引き込む設計思想として見るのが妥当だ。
