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Intel 18A

別名: 18Aプロセス, Intel 18A, 18A

Overview

最終更新: 2026年10月20日

Intel 18Aとは、Intelが開発する1.8nm相当の最先端半導体プロセスノードである。ゲート・オール・アラウンド構造のRibbonFETトランジスタと裏面電力供給技術のPowerViaを組み合わせており、Intel Foundryが展開する自社設計製品と外部顧客向け受託製造の両面で中核を担う技術として位置づけられている。PC向けCPU「Panther Lake」をはじめ、宇宙用途など多様な製品への展開が進められている。

概要

18Aの最大の特徴は、トランジスタ構造をFinFETからゲート・オール・アラウンド型のRibbonFETへ刷新し、同時に電源配線をウェハー裏面に配置するPowerViaを統合した点にある。この組み合わせにより、従来のFinFETと比較して性能や電力効率の改善が見込まれており、Intel Foundryにとって技術的な競争力の基盤となっている。派生版として18A-Pも存在し、こちらは特定の測定条件下での性能向上が示されている。

技術的位置づけ

18A-Pで示される性能向上の数値は、約0.5Vという低電圧条件下でGAA構造と裏面電源をFinFETと比較したコア単体の測定結果であり、Diamond Rapidsなど実際のCPU製品における性能差とは区別して理解する必要がある。また18A世代の量産では、露光技術としてHigh-NA EUVの採用も進められているが、全工程を一括で置き換えるのではなく、特定レイヤーに限定して従来型EUVと二重認定する形での実証が行われている。

主要な動向

2026年7月には、Intel 18Aの歩留まりが改善し、月産約3万枚規模に達したとの報告が出た。同プロセスは既にPC向け製品の量産フェーズに入っており、今後は安定供給と歩留まり向上によるコスト低減、収益性改善が焦点とされる。同月には、High-NA EUVを用いたPanther Lakeの一部が初めて顧客出荷されたことも明らかになったが、これは18A全体の露光工程を切り替えたものではなく、特定レイヤーでの量産実証にとどまる。

同じく2026年7月には、18AとFoverosを組み合わせた宇宙用SoC「Starfire」が公開され、最大75TOPSの性能を狙う構成であることが示された。ただし耐放射線性能や宇宙飛行向け認定は未確定であり、実力の判断は2026年第3四半期に予定されるサンプルと試験結果を待つ段階にある。また2026年7月に発表されたIntelの同年第2四半期決算では、売上高が25%増加し営業黒字へ転換した一方、エスクロー株式の評価損125億2900万ドルなどを主因に純損失110億3300万ドルを計上しており、Foundry事業の赤字縮小や次世代14Aの外部顧客動向にも注目が集まった。

2026年8月には、18A-Pの「30%高速化」という数値が、実際のCPU製品における性能差ではなく、低電圧下でのコア単体測定に基づくものであることが改めて整理された。さらに同月には、次世代プロセス14Aにおいて欠陥低減が社内目標を上回り、22nm世代以来の速さで進展しているとの説明もあり、18Aの次を見据えた開発状況が合わせて示されている。

Mentioned Articles

20 件

Research Papers

5 件
  • Intel 18A Platform Technology Featuring RibbonFET (GAA) and PowerVia for Advanced High-Performance Computing

    K. Fischer, F. Abboud, R. Aggarwal, P. Amin, S. Anand, M. Asoro, C. Atay, C. Auth, M. Aykol, A. Badmaev, B. Bains, K. Beckwitt, J. Bell, M. Bellah, D. Bhawe, J. Birdsall, W. Blanton, J. Bondi, A. Bowonder, J. Brooks, M. Buehler, S. Burgess, K. Byon, D. Casillas, S. Chakraborty, T. Chan, S. Charue-bakker, A. Chatterjee, S. Chin, C. Choi, D. Collins, D. Crum, A. Danon, N. Das, R. Das, A. Dhar, R. Ehlert, P. Elfick, G. Freeman, K. Ganesan, T. Ghani, R. Ghostine, O. Golonzka, B. Greene, H. Greve, W. Grimm, J. Guerrero, B. Guha, Z. Guo, P. Gupta, W. Hafez, C. Han, D. Harris, M. Hattendorf, S. Havelia, J. Hicks, I. Ho, X. Wang, M. Horsch, W. Hsu, L. Hu, S. Jaloviar, A. Jamieson, A. Joushaghani, V. Kamysbayev, E. Karl, S. Kelgeri, A. Kelleher, A. Kim, S. Kirby, S. Klopcic, J. Knudsen, S. Kobaku, M. Kobrinsky, H. Kothari, D. Lawrence, J. Leib, C.-H. Lin, C.-Y. Lin, C. Lin, G. Malyavanatham, S. Mandal, S. Mani, B. Marinković, A. Matsubayashi, E. McKenna, R. Mehandru, J. Mehta, N. Mehta, S. Meister, V. Mishra, K. Mistry, A. Moore, S. Mudanai, A. Murugavel, S. Natarajan, S. Paik, S. Panchamgam, D. Pantuso, I. Paredes, K. Park, J. Parker, B. Parks, R. Patel, S. Patil, P. K. Paul, J. Perkins, L. Pipes, C. Prasad, M. Prince, C. Puls, F. Rahman, S. Rajamani, R. Ramaswamy, S. Rossow, R. Russell, O. Saadat, O. Sabih, S. Samant, B. Sarkar, D. Schulman, M. Sharma, N. Sharma, H. Shim, C. Singh, P. Sinha, A. Smith, S. Somaia, M. Sriram, C. Staus, J. Steigerwald, J. Stoeger, N. Strutt, C-Y. Su, A. Tanaka, D. Thakurta, D. Towner, M. Von Haartmann, C. Wallace, B. Wang, C. Ward, M. Weybright, T.-H. Wu, G. Xu, M. Yadav, J. Zavestoski, Z. Zhang, S. Zhou, B. Sell

    202523 件引用Semantic Scholar
  • 0.021-μm2 High-Density SRAM in Intel 18A RibbonFET Technology With PowerVia Backside Power Delivery

    Xiao-Fei Wang, Gwang Hyeon Baek, Kunal Girish Bannore, Kaushal Pareshbhai Dave, A. Joushaghani, Minwoo Ko, Anandkumar Mahadevan Pillai, Hema Chandra Prakash Movva, Gyusung Park, S. Subramaniam, Teng Yang, Zheng Guo, Fatih Hamzaoglu, Eric Karl

    202610 件引用Semantic Scholar

    This article introduces the industry’s first volume-production silicon-validated static random access memory (SRAM) designs fabricated using Intel’s 18A RibbonFET technology, incorporating PowerVia backside power delivery. The high-density 0.021-<inline-formula> <tex-math notation="LaTeX">$\mu $ </tex-math></inline-formula>m<sup>2</sup> SRAM cell achieves an array density of up to 38.1 Mb/mm<sup>2</sup>. With a high volume 34.3 Mb/mm<sup>2</sup> macro implementation in silicon demonstrating improved minimum operation voltage (<inline-formula> <tex-math notation="LaTeX">$V_{\mathrm {MIN}}$ </tex-math></inline-formula>) with negative bitline (NBL) assist compared to similar designs on FinFET technology. Additionally, the high-current 6T SRAM high-current cell (HCC) exhibits improved <inline-formula> <tex-math notation="LaTeX">$V_{\mathrm {MIN}}$ </tex-math></inline-formula> without the need for assist techniques, in contrast to equivalent FinFET implementations that require both read and write assist mechanisms. The HCC macro demonstrates a frequency up to 5.6 GHz when operating at 1.05 V.

  • Direct print EUV patterning of tight pitch metal layers for Intel 18A process technology node

    R. Venkatesan, C. Guven, Dhananjay Bhawe, A. R. Greenwood, Zhen-Jun Zhang, Prashant Gupta, Pulkit Saksena, Robert Rodriguez, Nadjoua Moumen, B. Bains, Mehmet Aykol, Charles Wallace, Robert Bigwood, K. Fischer

    20224 件引用Semantic Scholar

    This paper describes the direct print Extreme Ultra Violet (EUV) technology used for lithographic patterning of 30-36 nm pitch metal layers of Intel 18A technology node. Direct print EUV delivers cost effective pitch scaling to enable flexible design rules and ease of use for layout designers. Careful co-optimization of the illumination source, photoresist and lithography stack is essential to resolve the tightest pitches. Optimum CDSEM metrology conditions and EUV specific requirements such as full field correction with thru slit, flare and black border compensation are critical to improve the quality of the optical proximity correction (OPC) flows. OPC algorithms were used to maximize the process window by using width sizing and pitch shifting to meet lithographic printability criteria while pushing mask manufacturability constraints to their healthy limits. The sizing of metal lines is modelled and fed to the RC extraction flows to close the fabdesign house feedback loop to improve accuracy of timing closure. Multiple test masks were specifically designed to increase sensitivity of defect metrology and accelerate yield learning. Our results from multiple product vehicles demonstrate achievement of technology readiness milestones.

  • A 37.8Mb/mm2 Sram in Intel 18A Technology Featuring a Resistive Supply-Line Write Scheme and Write-Assist with Parallel Boost Injection

    Harold Pilo, Manish Arora, Anurag Garg, J. Jia, Chien-An Lai, Zack Lo, Kavita Chawla, J. Kumar

    20253 件引用Semantic Scholar
  • A 37.8 Mb/mm² SRAM in Intel 18A Technology Featuring a Resistive Supply-Line Write Scheme and Write-Assist With Parallel Boost Injection

    Harold Pilo, Manish Arora, Chien-An Lai, Mike Lee, Zack Lo, Mayur Randeria

    20252 件引用Semantic Scholar

    A high-density (HD), SRAM-based register file (RF) has been demonstrated in Intel 18A Technology (Wang et al., 2025 and Pilo et al., 2025) featuring RibbonFET GAA transistors and a back side power delivery network (BSDPN). The RF is optimized for HD and array efficiency and achieves a density of 37.8 Mb/mm2, the highest density reported to date for an RF in the most advanced technology nodes (Wang et al., 2025, Chang et al., 2025, and Pilo et al., 2025). It is implemented with a conventional bitline (BL), two-bank memory architecture and it can be used as the SRAM workhorse for most SoC applications with maximum bit-count of 262Kb.

よくある質問

Intel 18Aとは何ですか?
Intelが開発する1.8nm相当の最先端半導体プロセスノードであり、RibbonFETトランジスタと裏面電力供給技術PowerViaを組み合わせた技術である。
Intel 18Aはどのような製品に使われていますか?
PC向けCPUのPanther Lakeで量産に用いられているほか、Foverosと組み合わせた宇宙用SoC Starfireなど、多様な製品への応用が進められている。
18Aと18A-Pの違いは何ですか?
18A-Pは派生版で、約0.5Vの低電圧条件下でコア単体を測定した場合にFinFETと比べ性能向上が示されているが、これは実際のCPU製品の性能差とは区別される。
Intel 18Aの歩留まりや生産体制はどうなっていますか?
2026年7月時点で歩留まりが改善し、月産約3万枚規模に達したと報告されている。既にPC向け製品の量産フェーズにあり、今後は供給安定とコスト低減が焦点とされる。
Intel 18AはHigh-NA EUVを使っていますか?
2026年7月にHigh-NA EUVを用いたPanther Lakeの一部が初めて顧客出荷されたが、これは全工程の切り替えではなく、特定レイヤーでの量産実証にとどまる。

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