RISC-Vチップ「Cinco Ranch TC1」がIntel 3プロセスで製造成功：欧州の「技術主権」への大きな一歩となるか

Y Kobayashi2026年2月16日

約 7 分

RISC-Vチップ「Cinco Ranch TC1」がIntel 3プロセスで製造成功：欧州の「技術主権」への大きな一歩となるか

欧州が長年追求してきた「計算機技術の自律性」に向けた動きが、一つの具体的な成果として結実した。

Barcelona Supercomputing Center（BSC-CNS）傘下のBarcelona Zettascale Lab（BZL）は、オープンソースのRISC-Vアーキテクチャに基づいた新型チップ「Cinco Ranch TC1」の実験的な立ち上げに成功したと発表した。特筆すべきは、このチップがIntelの先端プロセスノード「Intel 3（3nmクラス）」を用いて製造された点である。

この成果は単なる「研究室レベルの試作」ではない。最先端の商用ファウンドリプロセスを用いて製造され、Linuxの安定起動と、設計時の予想を上回る1.25GHzの動作周波数を達成した事実は、欧州が長年追い求めてきた「テクノロジー主権」——すなわち米国や中国の技術に依存しない、独自の自律的なインフラ構築に向けた極めて具体的なマイルストーンなのだ。

オープンソースが導く「第三の道」：なぜRISC-Vなのか

現代のプロセッサ市場は、x86（Intel/AMD）とArm（SoftBank傘下）という2つの強力なプロプライエタリ・アーキテクチャによって支配されている。しかし、欧州はこれらの技術を「借り物」と捉えており、地政学的なリスクやライセンス料の増大という課題に直面してきた。

そこで欧州が白羽の矢を立てたのが、オープンな命令セットアーキテクチャ（ISA）であるRISC-Vだ。RISC-Vは、特定の企業が知的財産を独占せず、誰でも設計を拡張・最適化できる自由を持つ。BZLが開発したTC1チップは、このオープンソースの精神をハードウェアに適用し、欧州自らの手で高度なプロセッサを設計・検証できる能力を世界に示した。

今回のプロジェクトは「欧州プロセッサ・イニシアチブ（EPI）」の一環であり、将来の欧州製スーパーコンピュータや産業用システムの心臓部を担うための布石である。

Intel 3プロセスという「禁断」の領域への挑戦

TC1チップの特筆すべき点は、製造にIntel 3テクノロジーを採用したことにある。Intel 3は極端紫外線（EUV）リソグラフィを活用した、Intelにとって現在最高クラスの商用ノードの一つだ。

通常、アカデミックな環境や小規模なラボがこのような最新鋭のプロセスにアクセスすることは極めて困難だ。事実、設計初期段階ではこの技術への直接アクセスが制限されていたため、BZLチームはTSMCのN7（7nm）ノードを代理（Proxy）としてRTLコードの検証を行い、その品質と堅牢性を担保したという経緯がある。

Intel 3は、従来のIntel 4と比較して電力効率が18%向上し、トランジスタ密度も大幅に強化されている。この先端ノードを使いこなしてチップを実働させたことは、BZLの設計能力が世界トップレベルにあること、そしてIntelのファウンドリ事業が外部顧客の複雑な異種混合（ヘテロジニアス）設計をサポートできる成熟度にあることを同時に証明した。

異種三核（Ternary）アーキテクチャの全貌

TC1（Cinco Ranch）チップが採用しているのは、主流のPコア/Eコア（性能重視/効率重視）という単純な二分法ではない。特定のワークロードに対して極めて高い粒度で対応するため、3つの異なるマイクロアーキテクチャを1つのダイに統合した「三元（Ternary）」ヘテロジニアス・アーキテクチャを構築している。

15.2 mm²というコンパクトなダイ（CPUロジック部分は3.2 mm²）に収められた3つのコアの詳細は以下の通りだ。

Sargantana: エネルギー効率に特化したインオーダー・シングルイシュー・コア。IoTやエッジデバイス、あるいはゲノム配列解析などの特定タスクにおいて、最小限の電力で動作することを目指している。
Lagarto Ka: 2命令同時発行（Dual-issue）のアウトオブオーダー・コア。16レーンのベクトル演算ユニット（VPU）を備えており、高度な数学的計算や科学技術計算を担う。
Lagarto Ox: 高い性能を追求したスカラー処理コア。4命令（または6命令）同時発行が可能な強力なアウトオブオーダー実行パイプラインを持ち、一般的な計算処理の高速化を受け持つ。

これらのコアは「OpenPiton」ベースの共有L3キャッシュ階層によって接続されており、さらにPCIe Gen5やDDR5といった最新の高速インターフェースも統合されている。この緻密な設計により、特定のタスクにおいて既存の汎用ソリューションを凌駕する効率性を発揮することが期待されている。

TC1チップ主要スペック表

項目	内容
プロセスノード	Intel 3 (EUV採用 3nm級)
動作周波数	最大1.25 GHz
コア構成	RISC-V 3コア (Sargantana, Lagarto Ka, Lagarto Ox)
ダイサイズ	15.2 mm² (CPUサブシステムは3.2 mm²)
外部インターフェース	PCIe Gen5, DDR5
OSサポート	Linux (起動および安定動作確認済み)

500個のバッチで証明された「高歩留まり」の衝撃

チップの試作において最も困難なのは、たった一つの個体を動かすことではなく、製造された複数のチップが安定して機能すること、すなわち「歩留まり（Yield）」を確保することだ。

BZLの報告によれば、2025年7月に受け取った500個のチップを用いたキャラクター付け（特性評価）とバリデーションにおいて、大部分のユニットが3つのプロセッサすべてを正常に立ち上げることに成功した。これは、学術機関主導のプロジェクトとしては驚異的な成功率であり、設計の堅牢性とIntel 3プロセスの製造安定性の両方を裏付けている。

動作周波数についても、事前のシミュレーションでは保守的な数値が見積もられていたが、実機では1.25GHzに達した。これは、電力供給や温度管理といった物理的な設計上の課題が高度にクリアされていることを示唆している。