米国の半導体スタートアップTYLsemiは2026年7月14日、4300万ドル（約69.8億円）の初期資金調達を完了し、ステルス状態を脱した。打ち出したのは新しいAIアクセラレータではない。顧客が独自の計算ダイを設計する一方で、入出力と電力供給を担うダイをTYLsemiから調達し、パッケージングから量産準備まで一つの窓口に任せられる開発モデルだ。
カスタムAI半導体では、計算回路のアーキテクチャが違いを生む。ところが実際に製品へ仕上げるには、ダイ間接続と電圧制御を設計し、先進パッケージングと製造テストも詰めなければならない。TYLsemiは、案件ごとに繰り返される周辺機能を再利用可能なチップレットへ変え、顧客の設計資源を計算部分へ戻そうとしている。ただし、最初のサンプル提供は2027年である。市場実績はまだ公表されておらず、いま示されたのは製品構成と量産への道筋である。
4300万ドルで揃える接続、電力、量産工程
今回のラウンドはMatter Venture Partnersが主導し、Viola Ventures、GHOVC、Egis Technologyなどが参加した。半導体・AIインフラ企業による戦略投資も含まれるが、TYLsemiは社名を明らかにしていない。4300万ドルは、日本銀行が公表した7月14日午後5時の中心相場である1ドル=162.34円で換算すると約69億8062万円になる。
同社が公表した製品・サービスは四つある。TYL.IOは、PCIeとCXLを使って計算、メモリ、ネットワークを結ぶ入出力チップレットだ。TYL.Powerは、パッケージ内に電圧レギュレーターを置き、計算ダイやメモリへの給電を細かく制御する。TYL.Forgeは、これらのチップレットに顧客独自の計算ダイを組み合わせる仕組みで、IPとファウンドリーを選び、OSATによるパッケージングから量産準備までまとめて扱う。
四つ目のTYL.Memはメモリ接続を担う計画だが、仕様もサンプル時期も未公表である。製品化の時間軸が示されたのはTYL.IOとTYL.Powerで、TSMCと協力して2027年に適格顧客へサンプルを提供する予定だ。TYL.Forgeでは先行顧客との協議が始まっているものの、顧客名や契約規模、テープアウトの時期は示されていない。
Egis Technologyは投資に加え、TYLsemi製品の利用も検討する。同社は3nm級プロセスを使うデータセンター向けCPU「Mobius100」を進めており、将来のモジュール型AI基盤でTYLsemiの入出力と電力チップレットを組み合わせる可能性を探ると説明した。これは採用契約ではない。最初の実装候補を公に示した段階だ。
計算ダイを残し、周辺機能を再利用する
チップレット化は、巨大な一枚のダイを小さく分ける発想から一歩進む。微細化でトランジスタ密度を上げやすい計算回路に対し、アナログ回路や入出力回路は同じ比率で小さくならない。そこで計算ダイは先端プロセスで更新し、接続や電力制御は別ダイとして再利用する発想だ。用途に合う製造プロセスを機能ごとに選べれば、計算部分を変えるたびに周辺回路まで作り直す必要が薄れる。
TYL.IOは、この分離をデータの出入りに適用する。製品ページではPCIeとCXLに対応し、計算ダイを維持したまま新しい接続世代へ更新できるとしている。ダイ間の接続にはUCIeを使う。顧客側に残るのは、対象ワークロードに合わせた計算またはファブリックの設計であり、TYLsemiはその周囲を再利用前提で設計した部品で埋める考えだ。
電力供給にも同じ発想を持ち込む。TYL.Powerは統合型電圧レギュレーターをパッケージ内に置き、基板上の電源回路より計算ダイの近くで電圧を制御する。TYLsemiは、消費電力2000WのXPUで最大300W、比率にして15%を減らせると説明する。もっとも、測定条件や比較対象、実システムの検証結果は公開していない。現段階では、会社が掲げる設計目標として読むべき数字である。
開発期間と費用についても、TYLsemiは最大50%の削減を掲げる。根拠は、検証済みの接続・電力ダイとパッケージング工程を次の案件でも使うことにある。しかし、50%を算出した基準案件や顧客データは明らかにされていない。削減幅は、顧客の計算ダイが既存チップレットへどれだけ素直に接続できるか、求める性能が標準構成に収まるかで変わってくる。
UCIeで何が共通化され、何が残るのか
TYLsemiが参入できる前提を作ったのが、パッケージ内で異なるダイを結ぶ業界標準UCIeである。UCIe Consortiumは2025年8月に仕様3.0を公開し、UCIe-SとUCIe-Aの転送速度を48GT/sと64GT/sへ引き上げた。接続方式が共通になれば、異なる企業や製造プロセスのダイを一つのシステムへ組み込む余地が広がる。
Reutersの取材に対し、創業者兼CEOのMohit Guptaは、独自規格による囲い込みより標準化が進歩を生むと主張した。Reutersは、BroadcomとMarvellが高速接続技術を持ち、顧客が利用するには両社とカスタム半導体を共同開発する必要があると報じている。TYLsemiが売ろうとしているのは、その一括受託モデルを完全に置き換えることではなく、顧客が他社の技術とも組み合わせられる部品層だ。
実需はすでに見える。Metaは2026年3月、MTIA 300から500まで四世代の独自AI半導体を2年間で開発・配備する計画を公表した。一般的な新世代投入は1〜2年ごとだが、同社は再利用可能なモジュール設計によって6カ月以下へ縮めるとしている。急速に変わるAI技術へ半導体を追随させるには、この投入間隔が必要だとMetaは説明する。
一方、標準規格は完成品の互換性を自動で保証しない。UCIe Consortiumの技術資料は、PHY、配線、パッケージの最適化に加え、複数ダイをまたぐ試験、管理、デバッグを継続課題に挙げている。Metaも2026年4月、Broadcomと設計、先進パッケージング、ネットワークを共同開発し、初期だけで1GWを超えるMTIAを展開すると発表した。モジュール化を進めた大手でさえ、実装と供給を担う相手を必要としている。
この点で、TYL.Forgeは単にUCIe対応チップレットを売るより重要かもしれない。顧客が複数企業からダイを選べても、熱と電力を管理し、配線と歩留まりを詰める作業は残る。ファームウェアまで含めて一つの製品として成立させる責任も消えない。TYLsemiはその責任を引き受けることで、開かれた部品群と量産工程の間をつなごうとしている。
2027年サンプルが試す「量産対応」の実力
TYLsemiはTYL.IOとTYL.Powerを「量産対応（production-ready）」と説明する。だが、外部が評価できる最初の節目は2027年のサンプル提供になる。確認すべき項目は明確だ。TYL.IOが顧客の計算ダイと所定の帯域・消費電力で動くか、TYL.Powerが実パッケージで300W削減へ近づくか、そしてTYL.Forgeがテープアウトから量産までの日程をどこまで縮められるかである。
経営陣の履歴は、この難題に合わせて組まれている。Guptaと共同創業者兼COOのSunil Bhardwajは、Qualcommが買収したAlphawave Semiで接続IPとカスタム半導体事業を率いた。技術責任者のShaishav DesaiはMicrosoftでAI・計算SoC向け高速接続を手がけ、戦略プログラム責任者のSundeep GuptaはAlphawaveのインド設計拠点を率いていた。設計に加え、ファウンドリーやOSATを束ねる供給事業まで狙う布陣だ。
それでも、4300万ドルで量産実績を買うことはできない。顧客名を伏せた「Tier-1との協議」から、サンプル評価、テープアウト、量産受注へ進む必要がある。2027年に公表されるべきなのは、チップレットの存在そのものではなく、開発期間と費用、電力、歩留まりを顧客の実機でどこまで改善したかという結果だ。その数字が出れば、カスタムAI半導体を一部の巨大企業から広い設計者層へ開くという構想が、事業として動き始める。