AMDは2026年7月23日の「Advancing AI 2026」で、第6世代サーバーCPU「EPYC 9006」を披露した。先頭に立つEPYC 9996は256コア、512スレッドに達し、前世代の最上位EPYC 9965からコア数を33%増やした。SP7プラットフォームはメモリ帯域を最大1.6TB/sへ引き上げ、PCIe 6.0を採用する。SP7は高密度と高クロックを担い、SP8は汎用企業向けとなる。大容量キャッシュの9006Xと、AIホスト専用のLPも加わる。
この分岐は、AI時代のサーバーCPUが異なる要求を同時に受けていることを映す。多数のエージェントを並行して走らせるならコア密度が効く。GPUへデータを渡すホストCPUには、1コアの速さとメモリ、I/Oの応答が求められる。AMDは全用途に同じCPUを割り当てず、同じ世代で設計点を選べるようにした。
256コアより大きい、四つのEPYC 9006
EPYC 9996の256コアは、現在のEPYC 9965が持つ192コアから64コア増えた。SMT（同時マルチスレッディング）を有効にすると512スレッドになる。AMDは2026年7月時点で、公表済みの1ソケットCPUとして最多だと説明している。上限値を前世代と比べると、プラットフォーム全体の広がりが見えてくる。
| 項目 | 第5世代EPYC 9965 | 第6世代EPYC 9006 SP7の上限 |
|---|---|---|
| コア／スレッド | 192／384 | 256／512 |
| L3キャッシュ | 384MB | 1,024MB |
| メモリ帯域 | 614GB/s | 1.6TB/s |
| PCIe | 5.0、128レーン | 6.0、64Gbps/レーン |
右列はEPYC 9006 SP7製品群の最大値であり、すべてを同時に満たす一つのSKUを示した表ではない。それでも、コア数は約1.33倍、L3キャッシュの上限は約2.67倍、メモリ帯域は約2.61倍になった。PCIeも世代が進み、AMDによれば1レーン当たりの帯域が2倍になる。GPU、ネットワーク、ストレージへデータを送る経路も同時に太くしたわけだ。
製造面では、AMDは5月にVeniceの量産立ち上げを台湾で始めたと発表している。VeniceはTSMCの2nmプロセスで製造し、AMDは同プロセスで量産立ち上げに入った最初のHPC製品だとしている。将来はTSMCのアリゾナ拠点でも生産を立ち上げる計画だ。
1.6TB/sとPCIe 6.0が支える密度
256コアを実際の処理能力へ変えるには、各コアへデータを送り続けなければならない。EPYC 9006 SP7は16チャネルのメモリ構成を取り、AMDが最大1.6TB/sの帯域を掲げる。コアを増やしたままメモリ待ちを抑えるための数字である。
同じSP7でも、高クロック品は最大96コア、5.0GHzになる。GPUサーバーでは、アクセラレーターを遊ばせないように前処理や制御を素早く終える必要があるからだ。大量の独立処理を並べるEPYC 9996と、1スレッドの進行を速める96コア品は、同じVeniceでも役割が違う。
キャッシュをさらに必要とする技術計算にはEPYC 9006X SP7を用意する。3D V-Cacheを積むEPYC 9684XはL3キャッシュが1,152MBに達し、16チャネルのMRDIMMは最大12,800MT/s、動作周波数は最大約5.15GHzとなる。標準SP7の密度、高クロック品の応答、9006Xのデータ局所性を分けたことで、利用者はメモリ待ちや応答時間を基準にCPUを選べる。
最大3.45倍をどう読むか
AMDはEPYC 9996を、エージェント型AIを支える五つの処理群でIntel Xeon 6980PとEPYC 9965に比べた。Xeon 6980Pを1.00とした正規化値は次の通りである。
| 処理群 | EPYC 9965 | EPYC 9996 |
|---|---|---|
| ゲートウェイ／ストリーム応答 | 2.39 | 2.83 |
| 文脈構築／計画／経路選択／検証 | 2.01 | 3.45 |
| 検索／類似ベクトル探索 | 1.49 | 2.38 |
| 企業向けツール | 1.69 | 2.65 |
| 短時間ツール実行 | 1.67 | 2.50 |
最大3.45倍は、文脈構築から検証までをまとめた処理群の値である。世代間では同じ欄が2.01から3.45へ伸び、AMDの表現では最大1.7倍となる。すべてのアプリケーションがXeonの3.45倍で動くという主張ではない。
処理群の内側には別々のテストが混じる。NGINXとWRKによるWeb処理、FAISSによる類似検索、TPCx-AIなどだ。企業向けツールの欄も複数のデータベース試験を幾何平均した値である。つまり、このグラフはAIエージェントが周辺で呼び出すCPU処理を横断しており、一つのエージェントを最初から最後まで走らせた総合スコアではない。
数字はAMDの測定と推定に基づき、独立機関が市販サーバーで再現した結果ではない。EPYC 9996はIntelの比較対象より2倍のコアを持つため、ライセンスがコア単位で課金されるソフトウェアや、並列化しにくい処理では同じ経済性にならない。256コアを埋められる同時実行数と、サーバー全体の電力、価格を合わせて測る必要がある。
Veraとは帯域の配り方が違う
NVIDIA Veraとの比較では、AMDは二つのVenice構成を使い分けた。SPEC CPU 2026の整数スループットでは、256コア、600WのVeniceをVeraの推定値に対して2.2倍とした。一方、1コア当たりの性能は96コアの高クロック品を使い、88コア、450WのVeraに対して1.2倍としている。どちらもAMD資料上で「推定」と明記された値で、コンパイラはGCC 15.2でそろえたという。
メモリには逆方向の特徴がある。Venice SP7は合計帯域で最大1.6TB/sとなり、VeraのLPDDR5Xによる最大1.2TB/sを上回る。ところが、公称ピークを最大コア数で単純に割ると、Veniceは1コア当たり6.25GB/s、Veraは約13.6GB/sになる。NVIDIAがVeraで1コアの速さとメモリ効率を訴える一方、AMDは総帯域と512スレッドの密度を前へ出す。
この比率は持続帯域やアプリケーション性能を予測する値ではない。実際の差は、メモリの実効効率、CPU内のデータ移動、ソフトウェアが使える並列度で変わる。それでも、AMDがスループット比較に256コア品、1コア性能の比較に96コア品を選んだ理由は読み取れる。Veniceは用途に応じて異なる設計点を選べる。
2027年まで続く用途別ロードマップ
四つの製品群は、同時に市場へ出るわけではない。Tom's HardwareがAMDの説明会に基づいて報じた提供時期と、AMDが公表した主な仕様を並べると次のようになる。
| 製品群 | 主な仕様 | 用途 | 提供時期 |
|---|---|---|---|
| EPYC 9006 SP7 | 最大256コア、16チャネル、PCIe 6.0 | 高密度処理、GPUホスト、汎用 | 2026年第4四半期 |
| EPYC 9006 SP8 | 8〜128コア、8チャネル、128 PCIe 6.0レーン | 企業、エッジ、省電力構成 | 2027年上半期 |
| EPYC 9006X SP7 | 最大96コア、L3 1,152MB、最大約5.15GHz | HPC、EDA、分析 | 2027年下半期 |
| EPYC 9006 LP | 最大72コア、LPDDR5X、112Gbps xGMI | 次世代ラックのAIホスト | 2027年下半期 |
SP8は1ソケットと2ソケットに対応し、メモリ容量とI/Oの均衡を重視する。9006Xはキャッシュに収まる作業領域を増やし、シミュレーションなどの待ち時間を減らす。旧称Veranoの9006 LPは、LPDDR5XとCPU・GPU間接続を組み合わせ、次世代HeliosのホストCPUを担う。
AMDはまだ全SKUの価格、EPYC 9996のベースクロック、完成サーバーでの消費電力を公表していない。最大3.45倍という数字を調達判断へつなげるには、2026年第4四半期に出るSP7搭載機で、同じソフトウェアと電力上限を使った独立測定が要る。256コアが同じ処理量に必要なサーバー台数と電力を減らせるかは、実効性能とサーバー価格がそろった時点で測れる。
