二硫化モリブデン（MoS₂）の小片を顕微鏡画像から探し、厚さを判定し、その位置に合わせて電極を引く。この一連の作業を自動化した研究を、KAIST、蔚山科学技術院（UNIST）などの共同チームが発表した。12万枚を超える候補から1,615個の電界効果トランジスタ（FET）を作って測定し、3〜8層の厚さが電流の流れやすさとスイッチ性能をどう変えるかを統計で捉えた。
成果の中心は、新しいAIアクセラレーターでも量産工程でもない。これまで研究者の目と手に頼っていた「材料を見つけ、素子にし、同じ条件で比べる」工程をデータ処理につないだ点にある。低消費電力AIチップへの距離を縮めるとすれば、候補材料を大量に試し、回路設計に使えるばらつき込みのデータを作れるようになるからだ。
研究論文は2026年4月3日、Advanced Functional Materialsにオンライン掲載された。KAISTは7月9日に研究内容を公表している。
12万枚を「探す」から「配線する」まで
剥離法で作ったMoS₂のフレークは、基板上のどこに落ちるか分からない。大きさも向きも厚さも揃わず、しわ、折れ、重なり、残留物を含む片も混ざる。従来は研究者が顕微鏡をのぞいて使えそうな片を選び、その座標と形に合わせてソース・ドレイン電極を設計していた。少数の素子なら進められても、層数ごとに十分な数を集めるには重すぎる作業だった。
研究チームは光学顕微鏡の画像を取り込み、照明むらやレンズ周辺の暗さを補正したうえで輪郭を抽出した。500ピクセル未満の微小な検出や形が崩れた領域を除き、各フレークのRGB輝度、向き、寸法、表面状態、基板上の絶対座標を記録する。さらにフレークの角度に合わせて電極を回転させ、外側の端子パッドまで配線するレイアウトを自動生成した。
代表的な1.5×1.5cmの基板では74,119枚を検出し、表面が均一で素子を置ける403枚まで絞り込んだ。研究全体では12万枚を超えるフレークを分類し、1,615個のFETを電気的に評価した。数字を読み違えてはいけない。12万個のトランジスタを作ったのではなく、膨大な材料候補から製造可能な片を選び、千個規模の素子データへつないだのである。
3〜8層を光の明暗で見分ける
MoS₂は原子層が一枚増えるごとに、基板との光学コントラストが変わる。チームは赤と緑の輝度を主な手掛かりにし、密度に基づくDBSCANで外れ値を除いた後、ガウス混合モデルで六つの群に分けた。フレークの外周20%は輪郭の乱れを拾いやすいため除外し、内側80%の明るさを評価している。画像がぼけた片や、局所的に折れた片は輝度分布が広がるため、この段階で落とせる。
光だけで層数を決めつけたわけではない。原子間力顕微鏡（AFM）で測った六群の厚さは、2.05、2.72、3.26、3.80、4.26、4.75nmだった。MoS₂一層を0.65nmとして換算すると3〜8層に対応する。ラマン分光でも、層数に応じて二つの振動モードの間隔が変わることを確かめた。
この方法は、厚さや材質が異なる酸化アルミニウム、酸化ハフニウム、酸化シリコンの基板で動作した。電気化学的に剥離したフレークに加え、有機金属化学気相成長（MOCVD）で作ったMoS₂も検出している。ただし、光学応答は材料、基板、照明条件で変わる。別の2D材料へ持ち込む際は、AFMや分光法で層数との対応を校正し直す必要がある。
厚くすると流れやすいが、切りにくくなる
大量測定によって見えたのは、厚さに「最良の一択」がないことだ。MoS₂を3層から8層へ厚くすると、オン電流は増え、金属電極との接触抵抗は下がった。厚い側では、金属電極からチャネルへ電荷を注入しやすくなった。
代償として、ゲート電極がチャネル全体を制御する力は弱まる。オフ状態の漏れ電流が増え、サブスレッショルドスイングも悪化した。サブスレッショルドスイングは、トランジスタをオフからオンへ切り替えるのに必要なゲート電圧の変化を示し、小さいほど低い電圧で急峻に切り替えられる。薄いチャネルは電界で抑えやすいが、接点から電荷を入れにくい。厚いチャネルはその逆になる。
論文はこの変化を、薄い側では静電制御が支配し、厚い側では電荷注入が制限する領域へ移る現象として説明する。低消費電力回路を考えるなら、オン電流だけを最大にしても足りない。待機時の漏れ、動作電圧、接点で失う電力を同じデータ上で比べ、用途ごとに層数を選ぶ必要がある。
AIチップへの道は、素子データを回路へ渡せるかで決まる
今回のFETはチャネル長3µmの研究用素子であり、先端ロジックの寸法からは遠い。MoS₂を使ったAIプロセッサを試作した研究でもない。それでも1,615個という層数別データには、記録更新型の単一素子とは異なる価値がある。中央値と分布、接触抵抗、しきい値電圧、漏れ電流の関係が揃えば、厚さと素子ばらつきを組み込んだコンパクトモデルを作り、回路シミュレーションへ渡せるからだ。
製造へ進むには未解決の仕事が多い。2Dトランジスタは原子レベルで薄いため短チャネル効果を抑えやすい一方、金属との接点に生じる障壁が電流を妨げる。高品質な膜を大面積で成長させ、既存ウエハーへ傷めず移す工程が要る。さらにゲート絶縁膜と自己整合プロセスを作り、p型FETも揃えなければCMOS回路にならない。今回の自動化は、これらの問題を解決したのではなく、条件を変えたときの結果を大量かつ同じ基準で測る道具を用意した。
次の試金石は明確だ。チャネルと接点をナノメートル領域へ縮めても層数判定と自動配線が機能し、異なる材料や製造ロットをまたいで再現するか。さらに測定データを公開可能な形式にし、素子モデルが実回路の電力と速度を予測できるか。そこまで到達して初めて、顕微鏡画像の自動処理が低消費電力AIチップの設計期間を縮めたと言える。