HBMは複数のDRAMダイを垂直に積み重ねる構造を持ち、積層数を増やすことは、限られた高さの中によりメモリ容量を積み増す主要な手段だ。だがダイを薄くするほど反りや位置ずれが起きやすくなり、SK hynix、Samsung、Micronの3社は16層(16-Hi)品の量産開始時期と接合方式をめぐって足並みを揃えられずにいる。そんな中、韓国のPOSTECH(浦項工科大学校)研究チームが、厚さ約14マイクロメートルの超薄型シリコンチップを10層超で安定積層する新しい接合技術を発表した。転写プリントと金属接合を1つの工程に統合し、既存の12層HBM構造と同じ高さでは約4倍の密度を実現したという。ただし積層されたのはTSVと再配線層を備えるがDRAM回路を持たないテストチップであり、実際のHBMメモリへの統合実証はまだ示されていない。
10層超の安定積層をひとつの工程で実現した接合プロセス
POSTECH機械工学科のKim Seok教授が率いる研究チームは、2026年6月30日、厚さ約14マイクロメートルの超薄型シリコンチップを10層超で安定的に積み重ねる新しい接合プロセスを発表した。研究には統合課程のUhyeon Kim氏と、韓国生産技術研究院(KITECH)のHohyun Keum博士が共同で取り組んだ。成果は学術誌Results in Engineering(Elsevier/ScienceDirect刊)にオンライン掲載され、DOIは10.1016/j.rineng.2026.111194、研究資金は韓国研究財団(NRF)の「PIM人工知能半導体核心技術開発事業」などから拠出された。
チップの移動と接合、電気的接続を1つの工程で完了させる「転写プリント」と「実時間ボンディング」を統合し、温度180℃以下、圧力20kPa以下という低温低圧の条件下で銅とスズを反応させるCu-Sn拡散接合を同時に進行させた。この条件により層間のアライメント誤差や反りを最小限に抑えたと研究チームは説明する。同じ高さのパッケージに収めた場合、既存の12層(12-Hi)HBM構造に対しておよそ4倍のチップ枚数を積める計算になるという。この「4倍」はあくまで同一パッケージ高さでの比較であり、性能そのものが4倍になるという意味ではない。
海外の技術専門媒体も、この接合プロセスが10層を超えるスタック全体で機械的な歪みを最小限に抑え、層間の正確なアライメントを維持したと伝えている。ただしScienceDirect掲載の論文本体は自動巡回ツールでのアクセスが制限されており直接確認できておらず、アライメント誤差や接合強度の具体的な数値までは本記事では特定できていない。
転写プリントと実時間ボンディングが変えた接合の順序
現在量産されているHBMの接合方式は主に2つある。SK hynixが採用するMR-MUF(Mass Reflow Molded Underfill)は、シリコン貫通電極(TSV)でつないだダイをリフロー(はんだの溶融)で一括接合した後、モールド樹脂で隙間を埋める。Samsungが採用するTC-NCF(Thermal Compression Non-Conductive Film)は、ダイ間に絶縁フィルムを挟み、熱と圧力を加えて圧着する。両社とも、次世代のHBM4E以降では金属パッドと絶縁膜を直接接合し、はんだや樹脂の層を挟まないハイブリッドボンディングへの移行時期を見直している段階にある。
転写プリントで薄膜チップを目的の位置へ移動させながら、同時にCu-Sn拡散接合による電気的な接続を完了させる。研究チームによれば、位置合わせと接合を1つの動作にまとめることで工程間の誤差が積み重なる余地を減らし、14マイクロメートルという極薄のダイでも反りを抑えながら10層を超える積層を可能にしたという。
ハイブリッドボンディングは高精度な平坦化と数百度規模の熱処理を要することが多く、TC-NCFも熱圧着の過程でダイに熱応力がかかる。MR-MUFもリフロー時の急速な加熱でダイに熱衝撃が生じうる。POSTECHが採用した180℃以下、20kPa以下という低温低圧の条件は、薄いダイほど熱や圧力で反りやすいという制約への対応であり、接合温度の低さがここで効いている。薄型化を追求するほど接合方式の見直しが避けられないという業界共通の課題に、異なる切り口で応えている。
14マイクロメートルという薄さがHBM4量産の目安に問いかけるもの
HBM4はJEDEC規格でスタック全体の高さが775マイクロメートルに定められている。業界の解説記事によれば、この枠内で16層を実現するには、DRAMダイ1枚あたりの厚さを従来の約50マイクロメートルから、業界筋の試算で約30マイクロメートルまで薄くしなければならないという。POSTECHが実証した14マイクロメートルは、この量産目標の半分以下にあたる。数字だけを見れば、研究室の成果はすでに業界が目指す薄さを大きく上回っている。
HBM4の30マイクロメートルという数値は、DRAMセルアレイと制御回路を内蔵した完成品のダイ厚だ。一方でPOSTECHが積層したのは、垂直配線構造と水平配線だけを内蔵したシリコンチップであり、メモリとして動作する回路は含んでいない。薄さという1つの指標だけを取り出せば量産目標を超えているように見えても、比較しているモノ自体が違う。
HBMの積層数は世代を追うごとに増えてきた。2013年の第1世代は4層(4-Hi)、2016年の第2世代は8層(8-Hi)。2022年に規格化されたHBM3は4層・8層・12層に対応し、16層は将来拡張用の仕様にとどまった。16層のHBM3Eは2024年11月にSK hynixが発表し、2025年4月にJEDEC規格が策定されたHBM4は2026年の量産開始とともに16層(16-Hi)を目指している。
この十数年で積層数は4倍になった一方、HBM3は2022年1月の規格公表から同年6月の量産開始まで、HBM4も2025年4月の規格公表から2026年の量産開始までと、いずれも既存の接合方式を前提に1年に満たない期間で移行してきた。POSTECHの技術がこの歴史に加わるとすれば、それは薄さの記録更新としてではなく、量産実績のない新しい接合方式が歩留まりと信頼性のデータを積み上げていく入り口としてだろう。
SK hynix、Samsung、Micronが争う16層HBM4量産とPOSTECHの立ち位置
NVIDIAはAI向けGPUに搭載するメモリ容量を確保するため、SK hynix、Samsung、Micronの3社に2026年第4四半期までの16層(16-Hi)HBM4の供給を要請しているとされる。NVIDIAのJensen Huang CEOは2026年6月、3社すべてがHBM4の製品認証を通過し量産段階に入ったと明らかにした。16層品の具体的な供給量は非公表だが、量産方式では対応が分かれている。SK hynixは従来型のMR-MUF方式で16層化を進める一方、Samsung・SK hynixの両社は次世代のハイブリッドボンディングの採用時期を見直しており、16層のHBM4Eが最初の採用候補になるとの報道がある。
SK hynixとSamsungの競争が「同じ厚さのダイをどう積み上げるか」という積層数の勝負であるのに対し、POSTECHが追うのは「同じ高さの中にどれだけ薄いダイを収めるか」という別軸の効率化だ。両者は競合する技術というより、異なる問いに取り組んでいる。POSTECHの転写プリント+実時間ボンディングについて、企業による公表された採用計画は現時点で確認できない。もしこの接合方式が量産メーカーに採用されれば、製造コストや積層効率で優位に立てる可能性がある一方、既存のMR-MUFやTC-NCFのラインに投資してきたメーカーには設備を切り替える負担が生じうる。この利害の構図は業界構造から導かれる仮定であり、企業との共同研究や技術移転を裏付ける情報は現時点で確認できない。
量産までに残る溝、Kim Seok教授とHohyun Keum博士が見る次の応用
今回の発表では、歩留まりの具体的な数値、実際のメモリデバイスへの統合実証、量産化の時期見通し、特許出願の状況、企業との共同研究や技術移転の有無は示されていない。研究チームが公開したのはあくまで転写プリントと実時間ボンディングの接合プロセスそのものの実証結果であり、それ以降の量産化に向けた工程は今回のスコープに含まれていない。研究成果としての意義と、量産技術としての実用性の間には、まだ埋まっていない溝がある。
その溝を踏まえた上で、研究チームは技術の意義を語る。Kim Seok教授は「既存HBM対比約4倍高い集積密度を実現した分、高性能AI半導体と次世代メモリシステム開発の核心基盤技術として活用されることを期待する」と述べた。Hohyun Keum博士は「マイクロメートル水準の超精密なアライメントと接合の技術は、次世代の半導体やディスプレイの製造分野にも幅広く適用できるだろう」と話している。
複数の機能チップを1つのパッケージにまとめる「チップレット」パッケージングや、次世代のマイクロLEDディスプレイでも、薄いチップを低温低圧で精密に積み重ねる技術は共通して求められる。2人の発言が示すように、この技術の応用先はHBMに限らない。超薄型ウェハーの研削・ダイシング装置で世界的な存在感を持つディスコ(DISCO Corporation)や、成膜・接合装置を手がける東京エレクトロンなど、日本の半導体製造装置メーカーが手がける分野とも技術的に地続きだと考えられる。
14マイクロメートルという数字は、HBM4が量産で目指す薄さの目標をすでに下回っている。Kim教授とKeum博士が語るように、この接合技術の意義はHBMという1つの用途に閉じない。この技術が基礎研究から量産技術に踏み出すために残る課題は、薄さの追求から、DRAM回路を組み込んだ実デバイスでの動作実証と歩留まりデータによる再現性の証明へ移っている。