LogicFolding

Tau Scaling Lawを具現化する中核技術。平面的な回路配置を「折り紙」のように重ね合わせることで、配線距離を劇的に短縮し、抵抗や寄生容量による遅延を抑制する。これにより、極端な微細化を行わずにトランジスタ密度と電力効率を大幅に向上させることが可能。3Dスタッキング技術を駆使した次世代のチップ設計手法である。