ムーアの法則

ムーアの法則とは、半導体チップ上に集積可能なトランジスタ数がおよそ2年ごとに倍増するという経験則である。1960年代にIntel共同創業者のゴードン・ムーアが提唱したもので、以後半世紀にわたり半導体産業の技術開発と投資計画の指針として機能してきた。単なる予測ではなく、微細化を前提とした設計・製造ロードマップそのものとして業界全体に浸透した点が特徴である。

概要

ムーアの法則は、トランジスタの微細化によって同一面積のチップに搭載できる素子数を増やし、結果として処理性能の向上と単位コストの低下を同時に実現するという構造を前提としている。この法則はコンピュータの小型化と高速化を同時に進める原理として機能し、メインフレームからパーソナルコンピュータ、さらにモバイル機器へと計算能力を普及させる原動力となった。

沿革

半世紀以上にわたり、コンピューティング業界はシリコンを基盤とした微細化によって予測可能な性能向上を続けてきた。しかし近年、トランジスタの物理的な微細化が原子レベルの限界に近づき、従来型の平面的なスケーリングでは倍増ペースを維持することが難しくなっている。これに伴い、業界の関心は微細化そのものから、3次元積層や新規材料、新たな回路設計パラダイムへと移行しつつある。

技術的位置づけ

現在、ムーアの法則は単純な微細化競争の指標としての役割を終えつつあり、代わりに「どのようにして性能向上を継続するか」という問いへの答えを探る文脈で参照されることが多くなっている。トランジスタを平面上に並べる従来の設計から、垂直方向に積層する3次元構造への転換、シリコン以外の基板材料の探索、あるいは製造装置そのものの露光精度向上など、複数の技術潮流がムーアの法則が示してきた成長曲線を代替、あるいは補完する形で並行して進められている。

主要な動向

2026年6月にはIBMが、2nm世代比で最大50%の性能向上または70%の省エネを実現するとする「ナノスタック」技術を発表した。トランジスタを3次元に積層する設計により、爪サイズのチップに約1000億個のトランジスタを集積するとされ、量産化には5年程度を要する見通しが示されている。同時期には、200℃という低温でのシリコン・モノリシック3D積層技術の発表もあり、チップの「平屋建て」構造から高層化への転換が進んでいることがうかがえる。

一方で、2026年5月にはHuaweiが、米国の輸出制裁によりEUV露光装置へのアクセスを断たれた状況を打破する狙いから、「Tau Scaling Law」と「LogicFolding」という新たな設計パラダイムを発表した。これは従来の微細化に依存するムーアの法則的アプローチに代わり、信号伝播遅延の短縮と論理回路の物理的折り畳みによる高密度化を目指すものであり、地政学的な制約が半導体技術の方向性に直接影響を与えている実例として注目された。

さらに2026年6月にはIntelとASMLが、第2世代High-NA EUV露光装置「EXE:5200B」の受け入れテスト完了を発表し、2027年の量産開始に向けた準備が進んでいることを示した。同月には「ムーアの法則が終焉を迎えた今、次に来るものは何か」という論点も提示されており、業界全体が微細化一辺倒からの脱却と、積層技術・新材料・新アーキテクチャを組み合わせた複合的な性能向上戦略への転換期にあることがうかがえる。