現代のデジタル社会を支えるシリコンチップは、広大な平原にびっしりと建てられた平屋の住宅街に似ている。過去60年間、エンジニアたちはこの住宅のサイズをひたすら縮小し、同じ敷地により多くの家を詰め込むことで、コンピュータの計算能力を倍増させ続けてきた。これが「ムーアの法則」と呼ばれる半導体産業の黄金律である。
しかし、その縮小戦略は今、物理法則という絶対的な限界に直面している。トランジスタのサイズが原子のスケールに近づき、電子が壁をすり抜ける量子トンネル効果が顕在化することで、平面的により多くの素子を詰め込むことは極めて困難になった。
この窮地を脱するため、業界は視線を上へと向けた。平屋の密集地帯を廃し、高層ビルを建てる「3D化」である。計算資源を縦方向へと積み上げることで、平面上の限界を回避しつつ、データの移動距離を劇的に短縮する目論見だ。だが、この高層化への移行には、長年誰も乗り越えられなかった致命的な物理的矛盾が潜んでいた。
イリノイ大学アーバナ・シャンペーン校（UIUC）のQing Cao准教授が率いる研究チームは、この矛盾を根本的に解消する画期的なプロセスを開発し、その成果を2026年5月の『Nature』誌に発表した。同誌において純粋なシリコン微細電子工学の論文が掲載されることは極めて稀であり、この事実自体が同研究のブレイクスルーの大きさを物語っている。彼らはシリコンチップを「別々に作ってから繋ぐ」のではなく、土台の上に直接「1階ずつ完璧な部屋を積み上げていく」手法を確立したのだ。
偽りの高層化と、立ちはだかる「400℃の絶対防衛線」
現在、AIの機械学習プロセスを劇的に加速させているAMDの「MI300」シリーズなどに代表される最新の3Dチップは、確かに複数の層を重ね合わせている。しかし、その製造手法は厳密には真の3D構造とは言い難い。あらかじめ別の工場で完成させた複数の平屋チップを持ち寄り、それらを上下に重ねて「シリコン貫通電極（TSV）」と呼ばれる金属の柱で串刺しにして繋いでいるに過ぎないのだ。
この手法は、隣接するビルの間に太い渡り廊下を架けるようなものである。階をまたぐ配線は必然的に太く、粗くなり、本数が制限される。結果として、上下の層でやり取りできるデータの量（帯域幅）には早々に上限が訪れる。
これに対し、土台となる回路の上に直接、次の層のトランジスタや配線を1ナノメートルの狂いもなく順次形成していく理想の技術を「モノリシック（一体型）3D統合」と呼ぶ。この手法を用いれば、層の間の接続密度を既存の3Dチップの10倍から100倍へと引き上げることが可能になる。
しかし、このモノリシック3D統合には「熱」という絶望的な壁が立ち塞がってきた。
高性能な半導体の主役である単結晶シリコンをウェハー上に形成し、その内部に精密な回路を焼き付けるためには、通常1000℃に近い灼熱のプロセスが必要となる。1層目を作る段階では何の問題もない。だが、1層目が完成し、そこに素子同士を繋ぐ銅などの金属配線が敷かれた後に、その真上で2層目のために1000℃の熱を加えたらどうなるか。当然ながら、下層の金属配線はドロドロに溶け落ち、回路は完全に破壊されてしまう。
業界では、1層目の金属配線が形成された後に上層へ加えることができる温度の限界値（サーマルバジェット）は「400℃以下」と厳格に定められている。
これまで世界中の研究者たちは、この400℃の制限を守るために妥協を強いられてきた。上層部には高温処理を必要とする単結晶シリコンを諦め、多結晶シリコン、非晶質金属酸化物、あるいはカーボンナノチューブなどの代替素材を用いてきたのである。だが、これらの代替素材で作られたトランジスタは、下層の単結晶シリコン製のトランジスタと比べて著しく性能が劣るか、欠陥が多くて使い物にならないという結末を迎えていた。
極薄の膜を「貼り合わせる」という発想の転換
Qing Caoチームが導き出した答えは、高温プロセスそのものを積層工程から完全に排除しつつ、最高品質の単結晶シリコンをそのまま持ち込むというアプローチだった。彼らは、あらかじめ別の場所で用意した厚さわずか10ナノメートル以下（通常のウェハーの5万分の1の薄さ）の極薄の単結晶シリコンナノメンブレンを、ロールラミネーターを用いて下層の回路の上に「転写」する手法を開発したのである。
このナノメンブレンは極めて薄いため、サランラップのように柔軟にたわみ、下層回路の微細な凹凸にもぴったりと密着する。従来の分厚く硬いウェハー同士を接合する際に生じていた「空洞（ボイド）」や歪みといった欠陥を物理的に回避できる。何より画期的なのは、この転写と接合プロセスにかかる温度がわずか200℃以下であるという点だ。400℃というサーマルバジェットの制限を軽々とクリアし、下層の金属配線に一切のダメージを与えずに、上層に完璧な結晶構造のシリコンを敷き詰めることに成功した。
「見えない水門」を取り払う。ジャンクションレスがもたらす低温回路
層を重ねるだけでトランジスタが完成するわけではない。通常、シリコンにトランジスタの役割を持たせるには、特定の領域に電子の過不足を作り出す「ドーピング（不純物添加）」という工程が必要である。従来型のMOSFET（金属酸化膜半導体電界効果トランジスタ）では、p型（電子が不足）とn型（電子が過剰）の異なる性質を持つシリコンを隣り合わせに配置し、その境界（ジャンクション）で電流のオン・オフを制御している。この複雑なドーピングを精密に行い、不純物をシリコン結晶内に定着させるためには、やはり600℃以上の高温処理が必要となる。
ここで研究チームは、トランジスタの設計思想そのものを根本から覆した。「ジャンクションレス・トランジスタ」の採用である。
これは1925年に理論が提唱されながらも、製造技術の限界から2010年頃まで実現しなかった構造だ。ジャンクションレス・トランジスタの内部には、p型とn型の境界が存在しない。全体が均一にp型、または均一にn型にドープされている。
直感的に言えば、従来のトランジスタが「水路の途中に物理的な水門（境界）を設け、ゲートからの合図で水門を開け閉めする」仕組みだとすれば、ジャンクションレス・トランジスタは「最初から水が勢いよく流れる柔らかいゴムホースであり、ゲートから圧力をかけてホースを外側から強く握り潰すことで水を止め、手を放すことで水を流す」仕組みである。
ホースを握り潰して水流を完全に止めるためには、ホース自体が非常に細くなければならない。研究チームが用意した10ナノメートル以下という極薄のシリコンナノメンブレンは、まさにこのジャンクションレス構造を機能させるための完璧な条件を満たしていた。全体を均一にドープする作業は積層前の段階で済ませておくことができるため、積層後に600℃の高温プロセスを行う必要が完全に消滅したのである。
既存の常識を打ち破る圧倒的なデータと実用性
| 特徴 | 従来の2Dプロセッサ | TSV型3Dパッケージング（現行） | 新開発のシリコン・モノリシック3D |
|---|---|---|---|
| 構造のメタファー | 巨大な平屋の住宅街 | 渡り廊下で繋がれた隣接ビル | 無数の直通エレベーターを持つ高層ビル |
| 層間の接続密度 | - | 低〜中（マイクロメートル単位の粗さ） | 極めて高い（ナノメートルスケールの精度） |
| 必要プロセス温度 | 約1000℃ | -（別々に作り低温で物理結合） | 200℃以下（転写および接合時） |
| トランジスタ構造 | 従来型MOSFET (pn接合あり) | 従来型MOSFET (pn接合あり) | ジャンクションレス・トランジスタ (均一ドープ) |
| SRAM面積効率 | 基準 (1x) | 構造により変動 | 従来の約3分の1に縮小 |
UIUCのチームはこのプロセスを用いて、3つの層を垂直に積み上げた立体回路を実際に構築した。各層には625個のトランジスタが配置され、面積1,600平方ミリメートルの領域にわたって歩留まり98%から100%という驚異的な安定性を記録した。
特筆すべきはその性能である。新開発のジャンクションレス・トランジスタが引き起こす電流密度は1マイクロメートルあたり650ミリアンペアを超え、はるかに高温で製造された従来の商用シリコンMOSFETに匹敵する数値を叩き出した。これまで上層に用いられてきたカーボンナノチューブなどの代替素材で作られたデバイスと比較すると、少なくとも3倍から4倍もの圧倒的な性能向上を示している。
さらに研究チームは、この3層構造の間に微細な垂直金属配線を走らせ、インバーターやNAND、NORといった論理ゲート、さらにはコンピュータのメモリの根幹であるSRAM（スタティック・ランダム・アクセスメモリ）セルを構築することに成功した。6つのトランジスタを必要とするSRAMセルを3つの層に立体的に分散配置することで、平面回路と比べてフットプリント（専有面積）をたった3分の1にまで縮小させたのである。
残された課題と、巨大ファウンドリが描く数年後の業界マップ
この技術が描く未来は極めて明るい。しかし、実用化に向けて乗り越えるべきハードルが完全に消え去ったわけではない。
最大の懸念事項のひとつは「熱の集中」である。計算資源が狭い立体空間に密集することで、単位体積あたりの発熱量（電力密度）は劇的に跳ね上がる。高層ビルのすべての部屋で同時に巨大なストーブを焚けば、ビル全体が危険な状態に陥るのと同じ理屈だ。Cao准教授のチームは現在、回路の動作状況に応じて電圧や周波数をリアルタイムで調整する「動的電圧・周波数スケーリング」や、AIを駆使したオンチップの電力制御アーキテクチャの設計者たちと連携し、この熱管理問題の解決を急いでいる。
また、垂直方向にすべてのトランジスタが完璧に動作しなければならないという「歩留まりの掛け算」のリスクも存在する。これに対しては、一部のトランジスタに欠陥があっても回路全体が機能し続けるような「欠陥許容型」のアーキテクチャ設計によって吸収するアプローチが取られている。
「何よりも重要なのは、このプロセスがスケーラブル（拡張可能）であることを証明したことだ」とCao准教授は語る。今回実証された3層という数字は単なる通過点であり、原理的にはさらに上の層へと無限に積み上げていくことが可能である。この現実味こそが、学術的成果の枠を飛び越え、産業界を根底から揺るがす原動力となる。
現在、AI半導体市場を席巻するNVIDIAのGPUなどは、TSMCの「CoWoS（Chip on Wafer on Substrate）」に代表される先進パッケージング技術によって、演算コアとHBM（広帯域メモリ）を物理的に近接配置している。だが、これはあくまで「平屋同士を超高速の地下鉄で繋ぐ」ような手法であり、プロセッサとメモリ間のデータ転送速度が計算の足を引っ張る「フォン・ノイマン・ボトルネック（メモリの壁）」を根本から解決するものではない。
対して、今回UIUCのチームが実証したシリコン・モノリシック3Dは、演算コアの真上にSRAMなどの高速メモリを直接積み上げることができる。数年後、この技術がイリノイ大学の先進半導体チップセンター（ASAP）のパートナーであるIBM、Intel、TSMCといった巨大ファウンドリの量産ラインへと統合されれば、AIチップは平面的な制約から完全に解放される。それはCoWoSのような既存のパッケージング技術をただちに駆逐するというよりも、CoWoS上に配置される個々のダイ（チップ）自体が超高密度な3D構造へと劇的に進化し、人類の計算能力を異次元の領域へ押し上げるシナリオを意味している。
平面のフロンティアが消滅しようとしている今、人類はついに、シリコンの摩天楼を天高く築き上げる術を手に入れたのである。