半導体産業を長年支配してきたムーアの法則は、18か月から24か月ごとにトランジスタの集積度が倍増するという絶対的な教義であった。この法則を維持するため、業界は巨額の資金を投じ、オランダのASMLが独占供給する極端紫外線（EUV）露光装置という巨大な光学機器を生み出した。1台数億ドルに達するこの装置を用いて、シリコンウェハーという限られた二次元のキャンバス上に、極小の回路パターンを描き込む。それが最先端のチップ製造の現場である。現在、この装置へのアクセス権を持つ台湾のTSMCや韓国のSamsungといった一握りのファウンドリだけが、3nmや2nmという原子の大きさに迫る極小の世界で覇権を争っている。
時計の針を少し戻す。2019年5月、米国商務省によるエンティティリストへの追加を発端として、中国の巨大テクノロジー企業であるHuaweiは、グローバルな半導体サプライチェーンからの事実上の追放宣告を受けた。翌2020年にはTSMCへの製造委託が完全に遮断され、最新のEUV装置の輸入も徹底的に封じられた。西側の観測筋の多くは、最先端の製造ラインを失ったHuaweiのスマートフォン事業およびデータセンター事業は早晩立ち枯れると予測していた。
地政学的な断絶により、微細化という一本道は彼らにとって完全な行き止まりとなった。既存の深紫外線（DUV）装置に頼ってマルチパターニング（複数回の露光）を繰り返す旧世代のプロセスノード（7nmや5nmクラス）では、製造プロセスの複雑化に伴う歩留まりの低下とコストの悪化が避けられない。この構造的な袋小路から抜け出すため、HuaweiのHiSilicon部門を率いるHe Tingbo氏は、上海で開催されたIEEE ISCAS 2026の壇上で、半導体設計のパラダイムそのものを書き換える野心的な解答を提示した。空間の縮小を諦め、時間の短縮で性能を稼ぐという逆転の発想である。
幾何学から時間軸への逃走。Tau Scaling Lawが打ち破る物理的制約
半導体の演算能力は、幾何学的な微細化によるトランジスタ密度の向上に依存してきた。トランジスタが小さくなれば、電子の移動距離が縮まり、理論上は高速かつ低電力で動作する。これを都市計画に例えれば、区画をひたすら細分化し、小さな平屋の建物を高密度に密集させていく手法だ。しかし、この微細化が限界に近づくにつれ、トンネル効果による漏れ電流や極端な発熱といった物理法則の壁が立ちはだかる。EUV装置を駆使するトップ企業でさえ、微細化の歩みは鈍化し、開発コストは指数関数的に膨れ上がっている。
Huaweiが提唱する「Tau (τ) Scaling Law」は、都市の区画をこれ以上小さくするのではなく、インフラの伝達速度（時間定数τ）を極限まで短縮する設計思想だ。He Tingbo氏の発表によれば、この法則は半導体デバイスからシステム全域を対象に、徹底的な信号伝播遅延の圧縮を狙う。回路の配置とデータの流れを根底から再構築し、同じ面積のシリコンからより多くの性能を搾り取るというアプローチである。
この最適化は4つの階層で綿密に実行される。基盤となるデバイスレベルでは、トランジスタと配線の抵抗および寄生容量を極小化する。電気回路における信号遅延は、抵抗（R）と容量（C）の積である「RC遅延」によって決まる。ホース（配線）が長くて細いほど水（電流）が流れにくくなるのと同じ理屈だ。続く回路レベルでは、従来は平面的に引き回されていた配線レイアウトの境界を取り払い、データを伝達するクリティカルパスを大幅に短縮する。
さらにチップレベルでは、ソフトウェアとハードウェアの協調設計に踏み込む。命令とデータフローを処理の負荷（ワークロード）に応じて動的に制御し、無駄な待機時間を削ることで並列処理効率を引き上げる。最上位のシステムレベルでは、「UnifiedBus」と呼称する独自のインターコネクトプロトコルを導入する。統合メモリアドレス指定によって、巨大なAIクラスター内のチップ間通信レイテンシを削減する。これは、巨大な工場群において、各部門が別々の言語で指示を出し合うのではなく、共通の言語と即時伝達システムを用いて全体を連携させるような全体最適化である。
二次元の呪縛を解く「LogicFolding」。回路の折り畳みがもたらす密度革命
Tau Scaling Lawを具現化する中核技術が、新たに発表された「LogicFolding」アーキテクチャである。論理回路を二層のフレームワークに物理的に折りたたんでスタック（積層）するというこの設計は、3D ICパッケージング技術の極致とも言える。平面上の長い配線を介してデータをやり取りするのではなく、回路を折り紙のように重ね合わせることで、直下や直上のレイヤーと最短距離で通信を行う。広いフロアの端から端まで歩いて書類を届ける代わりに、オフィスの床に穴を開けて真下の階へ直接書類を落とすようなショートカット構造だ。
微細化が進むと配線の断面積が小さくなり、電気抵抗が増加する。同時に、隣り合う配線同士の距離が縮まることで寄生容量が増加し、信号が遅延したりノイズが発生したりする。Huaweiのアプローチは、極端な微細化を避けることでこの抵抗と容量の増大を抑制し、代わりに回路構造そのものを立体的に交差させることで物理的な距離をゼロに近づけるという力技である。この立体的な近道により、配線による抵抗や容量負荷が劇的に減少する。
公式発表によると、LogicFoldingを採用したチップは、従来のSoC設計と比較してトランジスタ密度を53.5%増加させ、1平方ミリメートルあたり2億3,800万個（238 MTr/mm²）に到達させた。同時に、パフォーマンスコアの電力効率を41%引き上げ、最大クロック周波数も12.7%増の3.1GHzへと向上させている。過去6年間、Huaweiはこのアーキテクチャの概念実証を秘密裏に進め、すでに381種類ものチップを設計し量産してきたという。制裁下において、水面下で莫大な研究開発費を投じ、多種多様なデバイス用のチップにこの設計思想を少しずつ適用しながらデータを収集してきたと推測される。
次期フラッグシップ「Mate 90」が直面する熱と歩留まりの壁
この独自アーキテクチャの真価が問われる最初の舞台が、2026年秋に発売予定の次期スマートフォン「Mate 90」シリーズ向けプロセッサ「Kirin 9050（仮称）」である。一部のアナリストやリーク情報では、このKirin 9050がAppleの最新鋭チップ「A18 Pro」の演算性能を凌駕する可能性が指摘されている。
| 項目 | 従来型 SoC設計 (Huawei 7nmクラス想定) | LogicFolding採用 Kirin SoC (2026年想定) | 向上率 |
|---|---|---|---|
| トランジスタ密度 | 約155 MTr/mm² | 238 MTr/mm² | +53.5% |
| 最大クロック周波数 | 約2.75 GHz | 3.1 GHz | +12.7% |
| 電力効率 | 基準値 | 41%改善 | +41.0% |
表が示す通り、微細化の遅れを設計で覆すというシナリオが進行している。アーキテクチャの変更単体で引き出された密度53.5%増、電力効率41%改善という数字は、TSMCやIntelが数兆円を投じて1世代のプロセスノードを微細化した際に得られる恩恵を大きく上回る。
ここで冷静な分析が必要となる。ベンチマーク上のピーク性能が、実使用時のユーザー体験に直結するかは不透明な領域が残されている。3Dスタッキングによる密度の向上は、必然的に単位面積あたりの発熱量の増大を引き起こす。多層化されたシリコンの内部に閉じ込められた熱を物理的にどう逃がすのか。3.1GHzという高クロック動作を持続させた場合、モバイルデバイスの厳しい排熱環境下で意図的な性能低下（サーマルスロットリング）がどの程度発生するのかは未知数である。
さらに、製造を担うであろうSMICのラインにおいて、DUV装置を用いた煩雑なマルチパターニングと、シリコン貫通電極（TSV）などの高度な微細接合を組み合わせた際の実用的な歩留まりと製造コストがどの程度に落ち着くのかという巨大な課題がある。いくら設計が優れていても、商業的に意味のある数量を安定して生産できなければ、グローバルな覇権を握ることは難しい。
西側陣営への逆流。限界を迎えた「ムーアの教義」への挑戦状
Tau Scaling Lawの最終的なマイルストーンとして、Huaweiは2031年までにトランジスタ密度400 MTr/mm²以上、クロック速度5.0GHz超を達成し、欧米の1.4nm（14オングストローム）プロセスに匹敵する性能に到達すると宣言している。TSMCが1.4nm世代の量産を2028年頃に予定していることを考慮すれば、中国は完全な技術的孤立状態にありながら、トップ集団からわずか数年遅れの位置に食らいつく計算になる。
この発表は、西側の巨大テック企業や半導体ファウンドリに対して深刻な問いを突きつけている。現在、TSMCやIntel、Samsungは、原子レベルの微細化を追求するあまり、工場一つの建設に数兆円を要する過酷なチキンレースに陥っている。最先端チップの製造コストは高騰を続け、Appleでさえ最新iPhoneへのプロセッサ価格転嫁に苦慮する局面が見られる。幾何学的な微細化に固執する経済的リスクは、すでに業界全体の重荷となっている。
もしHuaweiのTau Scaling LawとLogicFoldingが実用レベルで成功し、旧世代プロセスでも最新世代と同等以上の性能を引き出せることが証明されれば、市場のルールは一変する。西側陣営も、「高価な微細化プロセス」への偏重から、「3D積層とアーキテクチャによる時間的スケーリング」へのシフトをさらに加速させざるを得なくなる。事実上、制裁によって生み出された中国発の苦肉の策が、世界の半導体トレンドに逆輸入されるという強烈なパラダイムシフトが波及する。
Huaweiはスマートフォン向けSoCにとどまらず、2030年までにこの設計思想をAIデータセンター向けの「Ascend」プロセッサに拡大する計画を立てている。NVIDIAのGPUが圧倒的なシェアを握るAIインフラ市場において、制裁により最新ハイエンドチップへのアクセスを持たない中国は、独自の代替エコシステムを自力で構築しつつある。空間的微細化の呪縛から自らを解き放ったHuaweiの新たな設計思想は、分断された世界の半導体サプライチェーンにおいて、欧米基準とは全く異なるもう一つの技術的スタンダードを確立しようとしている。
