この物理的制約は、半導体業界において「ボルツマンの専制（Boltzmann tyranny）」と呼ばれる。室温環境下で従来のトランジスタを1桁（10倍）オン状態にするために必要なゲート電圧の変化量、すなわちサブスレッショルドスイング（SS）は、熱力学的な法則によって理論上の下限が約60 mV/decadeに制限されている。この限界が存在する限り、電源電圧を大幅に引き下げることはできず、集積度を高めるほど発熱密度と消費電力が増大する「電力の壁」に突き当たる。

国際デバイスおよびシステムロードマップ（IRDS）をはじめとする半導体工学の指針において、このボルツマン限界を打破する最有力候補として位置づけられてきたのが、量子力学的なトンネル効果を利用するトンネル電界効果トランジスタ（TFET）である。香港理工大学（PolyU）を中心とする国際共同研究チームは、原子層レベルの薄膜材料を巧みに組み合わせることで、室温環境においてボルツマン限界を大きく下回る急峻な急勾配スイッチング特性と、実用的な論理回路駆動に耐えうるオン電流を同時に達成した2次元ヘテロ構造TFETを開発した。研究成果は2026年8月27日付の学術誌『Science』に掲載された（DOI: 10.1126/science.adx6059）。

AD

熱電子放出の壁とボルツマン限界がもたらす電力のジレンマ

従来の電界効果トランジスタ（MOSFET）は、ソースとドレインの間に存在するエネルギー障壁を、ゲート電極にかける静電ポテンシャルによって上下させることで電流を制御する。スイッチがオフの状態では高い障壁が電子の通過を遮り、ゲートに電圧を印加して障壁を押し下げると電子がドレイン側へと流れ込む。

この動作原理において、障壁を乗り越えて流れる電荷キャリアはマクスウェル・ボルツマン統計に従う熱エネルギー分布を持っている。温度 $T$ において、エネルギー準位 $E$ を持つ電子の存在確率は比例項 に支配される（ここで はボルツマン定数）。障壁の高さをゲート電圧で変化させたとき、熱的に励起されて障壁を越える電子の数は指数関数的に変化する。この関係式から導かれるサブスレッショルドスイング（Subthreshold Swing: SS）の理論限界値は、以下の式で表される。

ここで $q$ は電気素量、 は空乏層容量、 はゲート酸化膜容量である。理想的な静電制御（）を仮定した場合でも、室温（）におけるSSの下限値は数学的に約59.6 mV/decade（通称60 mV/decade）となる。つまり、電流を6桁（100万倍）変化させてスイッチを明確に「切」から「入」へと切り替えるためには、最低でも の電圧幅が必要となる。さらに実際の集積回路では、製造時のばらつきやオフ時のリーク電流を抑え込むマージンを確保するため、電源電圧として約800 mV前後を供給し続けなければならない。

トランジスタの動的消費電力は、動作周波数 $f$、負荷容量 $C$、電源電圧 に対して の関係にある。電圧の2乗で電力が決まるため、電源電圧を下げられないことは回路全体の省電力化にとって決定的な制約となる。先端半導体プロセスにおいてトランジスタのゲート長がナノメートル単位まで微細化された現在でも、動作電圧が1 V弱から下げ止まっている主因はこの熱電子放出の物理にある。

この壁を越えるために考案されたのが、バンド間トンネル現象（Band-to-Band Tunneling: BTBT）を利用するTFETである。TFETは電子を「障壁を越えて飛び越えさせる」のではなく、ソースとチャネルのエネルギーバンド構造を制御し、電子を「障壁をすり抜けさせる」ことで導通させる。熱エネルギーによる裾野の広いエネルギー分布をエネルギーバンドギャップの端（バンドエッジ）で物理的に遮断（エネルギーフィルタリング）できるため、熱電子放出の限界であった60 mV/decadeを下回る急峻なスイッチングが可能となる。

2次元ビスマスとセレン化インジウムが拓いた急峻なスイッチング特性

香港理工大学のZehan Wu研究助教およびJiannong Wang教授、Jianhua Hao教授らが率いる共同研究チーム（シンガポール国立大学、香港科技大学、北京大学、シンガポール工科デザイン大学が参画）は、2次元（2D）材料の異種接合を用いた新しいTFET素子を設計した。

研究チームが構築したのは、原子層レベルで精密に制御されたビスマス（）とセレン化インジウム（）からなる超薄膜ヘテロ構造である。この素子は標準的なセンチメートルスケールのシリコン基板上にパルスレーザー堆積法（Pulsed Laser Deposition: PLD）を用いて成膜された。

実験の結果、このBi/InSeヘテロ接合TFETは、室温（300 K）環境下において6桁にわたる電流変化領域全体で、ボルツマン限界である60 mV/decadeを大幅に下回る急峻なSS値を維持することに成功した。局所的な特定の電圧領域だけで瞬間的にSSが低くなるのではなく、オフ状態からオン状態へ遷移する実用的なスイッチング領域の全域で急勾配な特性を維持した点が重要である。

さらに、素子のスイッチングに要するゲート電圧範囲はわずか約160 mVにとどまった。最先端のSi MOSFETが同等のオン・オフ電流比を確保するために約800 mVのゲート電圧範囲を必要とすることと比較すると、必要な制御電圧の振幅（160 mV）を約5分の1（20%）に圧縮した計算になる。

また、本研究の素子は極めて高いオン・オフ電流比（6桁以上）を達成しながら、最大で数 に達する出力電流（オン電流）を記録した。従来の実験室レベルの急峻SS素子の多くがナノアンペア（nA）台以下の微小電流しか流せず、実用回路への適用が疑問視されていた状況に対し、回路駆動の実用域に迫る電流値を実験的に示した。

AD

半金属から半導体への相転移が導くバンド整合の物理機構

TFETの概念自体は1970年代から提唱されていたものの、実用化への道は険しかった。最大の難関は、急峻なSSと大きなオン電流の両立が原理的に極めて難しい点にあった。

急峻なSSを得るには、トンネル障壁を厚くしてオフ時の熱励起リーク電流を遮断し、鋭いエネルギーフィルタリングを効かせる必要がある。しかし障壁を厚くすると、オン時にトンネルできる電子の確率（透過係数）が指数関数的に低下し、出力電流が著しく小さくなる。逆にトンネル障壁を薄くしたりバンドギャップの極めて狭い材料を用いたりすると、オン電流は稼げるものの、オフ時のリーク電流や欠陥準位を介したトンネル（Trap-Assisted Tunneling: TAT）が増大し、SSが60 mV/decade以上に劣化してしまう。

この相反関係を打ち破るため、研究チームはビスマスの次元制御に着目した。バルク（塊状）状態の金属ビスマスは、価電子帯の上端と伝導帯の下端がわずかに重なり合った「半金属」として振る舞う。しかし、PLD法によってその層厚を原子数層レベル（ナノスケール）まで薄膜化すると、量子閉じ込め効果によって電子のエネルギー準位が分裂し、エネルギーギャップが開く。半金属から「半導体」への相転移が起きる。

この2次元半導体化された超薄膜ビスマス層と、高い電子移動度を持つ層状半導体であるセレン化インジウム（InSe）を接合させることで、理想的なバンドアライメント（帯構造の配列）が形成された。

ゲート電極に電圧を印加すると、2次元ビスマス層のエネルギーバンドとInSe層のエネルギーバンドが急激に重なり合い、トンネル障壁の幅が極めて薄くなる。電子の有効質量が小さい2次元材料の利点と、急峻なバンドエッジによるシャープな状態密度が組み合わさることで、高いトンネル透過確率を維持したまま、熱的な漏れ電流を遮断することに成功した。

成膜プロセスにPLD（パルスレーザー堆積法）を採用したことも功を奏した。PLDは高エネルギーのレーザーパルスをターゲット材料に照射してプルームを発生させ、基板上に原子層を堆積させる手法である。化学気相成長（CVD）や機械的剥離法に比べ、結晶性を損なわずに異なる2次元材料同士の界面を急峻かつ清浄に形成できる。欠陥に起因する不要なリーク電流経路を排除できたことが、6桁もの広範な電流領域で低SSを維持できた物理的要因となっている。

従来のTFET研究と性能の比較

TFETの性能を正しく評価するには、シミュレーション（TCAD計算）による理論予測値と、実際に物理素子を作製して測定した実験値とを峻別する必要がある。理論上は驚異的な特性を示す構造であっても、実際の界面欠陥や格子不整合による散乱が存在すると、実験値が大幅に劣化することがこの分野の常である。

以下の表は、本研究のBi/InSe TFETと、従来の代表的な電界効果トランジスタおよび過去の急峻SS素子の特性を対比したものである。

素子構造 / アーキテクチャ 実証形態 サブスレッショルドスイング (mV/dec) オン電流 () オン/オフ電流比 動作電圧範囲 (mV) 基板 / プロセス規模 出典 / 報告年
標準Si MOSFET（理論限界） 理論値 59.6（室温下限） 300 mm ウェハ ボルツマン熱力学限界
Ge / 異次元接合TFET 実験作製 最低 3.9 / 平均 31.1 微小片剥離基板 Wu et al. (2025)
典型的な2D遷移金属ダイカルコゲナイドTFET 実験作製 （局所領域のみ） $10^3 - 10^5$ $\sim 1000$ 実験室スケール基板 先行研究群
理想的カーボンナノチューブ/2D TFET 数値計算 シミュレーション (TCAD) 各種理論予測
Bi / InSe 超薄膜ヘテロ接合TFET 実験作製 6桁の領域で を持続 数 レベル （6桁超） 約 160 標準cmスケールSi基板 Wu et al., Science (2026)

過去に報告された実験的TFETの多くは、60 mV/decade未満のSSを記録したとしても、それは電流が1〜2桁変化するごく狭いゲート電圧領域に限られていた。さらに、オン電流が数ナノアンペア程度にとどまり、後段の論理ゲートを十分な速度で充電・放電するファンアウト能力を欠いていた。

2025年に『Interdisciplinary Materials』誌の総説（DOI: 10.1002/idm2.70011）等で整理されているように、Ge/などの異次元接合素子において室温で 級のオン電流と低SSを両立した例はあるものの、均一な成膜やSi基板との整合性に難を抱えていた。今回のBi/InSe素子は、センチメートル規模のSi基板上にPLD法で直接積層成長させ、6桁の広いドレイン電流領域にわたって低SSを維持しながら数 のオン電流を実験的に示した点に独自性がある。

AD

製造プロセスと集積化ロードマップの現実

研究チームは、PLD法を用いた2次元材料の成膜が、極短チャネルを持つ次世代トランジスタの高精度なウェハスケール製造に向けた実用的な選択肢になり得ると主張している。また、標準的なシリコン基板上でプロセスを行えることから、既存のシリコンCMOS製造プロセスとの親和性や、将来のAIハードウェアに向けた高効率チップへの応用可能性を展望として挙げている。

しかし、これらの主張が「直ちに実用的な集積回路が製造できる」ことを意味するわけではない。研究段階の単一素子作製と、数十億個の素子を欠陥なく並べる半導体製造ラインとの間には、依然として広大な工学的ギャップが存在する。

第一に、今回実証されたのはセンチメートルスケールの基板片における単一素子評価であり、現在の半導体前工程の標準である300 mm（12インチ）ウェハ全面における膜厚の均一性や欠陥密度制御については未検証である。パルスレーザー堆積法は高品質な酸化物やカルコゲナイド薄膜の基礎研究には適しているが、大面積ウェハに対する均一成膜や量産スループットの観点では、原子層堆積法（ALD）や工業用MOCVD（有機金属気相成長法）に比べて量産実績が乏しい。

第二に、プレスリリース等で言及されている「AI向け省電力チップへの応用」というロードマップは、本研究の基礎的な物性成果に基づいた将来的な期待の表明である。現時点で、このBi/InSe TFETを用いてインバータ、リングオシレータ、あるいは基本的な論理ゲートを構成した回路レベルの実証データは示されていない。

単一のトランジスタが優れた静特性を示すことと、それを集積して回路を組んだ際にクロック周波数に追従して正しく動作することは、別の技術的課題である。実用回路に向けては、寄生容量や接触抵抗の低減、ゲート酸化膜界面のトラップ準位のさらなる低減が不可欠となる。

実用化へ向けた未解決の問いと課題

単一の実験結果として画期的な数値を提示した本研究だが、半導体技術としての確立には今後検証すべき課題が山積している。

香港理工大学のデータリポジトリ（DOI: 10.60933/PRDR/A458PH）に登録されたデータセットを見る限り、公開されている実験データは限定的なサンプル数に基づいている。数億から数百億個のトランジスタを集積する現代のプロセッサにおいては、素子ごとの閾値電圧（）やSS値のばらつきが極小に抑えられていなければならない。1つのウェハ内でどれだけの歩留まりが確保できるのか、素子間の特性ばらつきがどの程度に収まっているのかという統計的データは、今後の追試および追加報告を待つ必要がある。

さらに、CMOS（相補型MOS）論理回路を構築するためには、電子をキャリアとするn型トランジスタと、正孔をキャリアとするp型トランジスタが対になって同じ基板上で動作しなければならない。今回報告されたBi/InSe系TFETに対して、同等以上の急峻性とオン電流を備えた相補的なp型TFETをどのように同一プロセスで作り込むかという問題は、まだ解決策が示されていない。

また、長時間の電気的ストレスに対する信頼性、ヒステリシスの有無、高温動作環境下での特性変化など、実用環境を想定したデバイスの堅牢性検証もこれからの課題である。

熱電子放出の物理限界を量子トンネル効果によって突破し、急峻なスイッチングと実用的なオン電流が実験室内の単一素子で両立し得ることを示した点において、今回の成果が半導体物理学に与えた知見は大きい。この物理的原理の実証が、産業規模の集積回路技術へと結実するかどうかは、今後の大面積成膜技術の成熟と回路レベルでの実装実証にかかっている。