IonQは9月22日、Apple M4 Maxを積んだMacBook Proの12コアだけで量子誤り訂正のデコードを実時間でこなすデコーダーを開発して試験に成功したと発表し、これを「業界初のエンドツーエンド実時間量子誤り訂正デコーダー」と呼んだ。最大構成は408論理量子ビット、Tゲート55万回超を含む回路だ。ただし入力はIonQが雑音モデルから作ったシミュレーション上の誤り情報で、実機の量子コンピュータは使っていない。GoogleやRiverlaneが専用の高速回路で追ってきた処理が、なぜノートPCのCPUで間に合うのか。そしてプレスリリースが掲げた数字は、論文のどの条件で測った値なのか。

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IonQが示した408論理量子ビットの復号試験

発表の技術的な裏付けは、arXivに投稿された論文「Real-time decoder for a MegaQuOp quantum computer using a single CPU」（arXiv:2608.25027）にある。著者はMin Ye、Andrii Maksymov、Nicolas Delfosseの3人で、全員がIonQに所属する。v1は8月25日、v2は9月3日に投稿された査読前のプレプリントで、プレスリリースはその約4週間後に出た。「業界初」はIonQの発表文の表現であり、論文自体はこの語を使っていない。

量子誤り訂正では、量子ビットに起きた誤りの手がかり（シンドローム）を古典計算機が読み取り、どこで誤りが起きたかを推定し続ける。この推定がデコードで、量子計算と並行して回さなければならない。デコードが遅れると未処理の情報がたまり、量子計算を待たせる。最悪の場合、計算全体が指数関数的に遅くなる。

論文のいう「実時間」は、誤り情報が生まれる速さに復号が追いつき、処理の遅れ（バックログ）で計算を止めずに済むことを指す。それでも遅れが出たときは待機サイクルを挟み、その分だけ延びた計算時間をstretchとして測る。

評価の手順は次のとおりだ。論文は3種類のベンチマーク回路について、IonQのWalking Catアーキテクチャを想定した回路レベルの雑音モデルで誤り情報を生成した。それを2024年製のApple M4 Max（MacBook Pro搭載）の12コアでデコードしている。専門メディアのThe Quantum Insiderも、稼働中の量子コンピュータでは試験していないと明記した。

最大構成のHeisenberg n266回路は、408論理量子ビットを68個のQ70メモリブロック（各6論理量子ビット）と20個のCH2マジック状態工場、計88ブロックに割り当てる。想定した物理量子ビットは1万1680個だ。論理量子ビット1個あたりに直すと約28.6個（1万1680÷408、編集部計算）になるが、この値は工場の分も含むため、符号そのものの効率とは別物である。論理操作の規模として、論文はTゲート55万5130回と論理測定131万8310回を挙げる。「論理ゲート」の数え方は慣例で変わるとして、2つの数を併記している。

「3150万演算」と「0.02%」を論文の表に戻す

プレスリリースは、これらの回路が「3150万を超える個々の量子演算」を実行したと書いた。この「3150万」は、論文Table 1ではHeisenberg n266回路の総シンドローム抽出サイクル数3154万8792に当たり、演算の回数を数えた値とは別物である。

この3154万8792は88ブロックそれぞれの同期サイクルを合計した回数で、しかもデコードの遅れがゼロだと仮定した予定表での値だ。誤り率の設定を変えると、同じ回路で最大3870万4160まで増える。論理操作の数を知りたい読者が見るべきなのは、前節のTゲート数と論理測定数のほうである。

もう一つの数字が、計算時間の延びだ。プレスリリースは「最小0.02%」のstretchで実時間の誤り訂正を保ったと述べ、実行時間を遅らせずに数百万回の操作をこなしたと表現した。論文のTable 2〜4にある値を並べると、次のようになる。

回路 論理量子ビット 1サイクルの仮定 誤り率0.01%（p=10^-4） 誤り率0.05%（p=5×10^-4）
MIPT 102 1 ms 0.24% 11.53%
Heisenberg n64 102 1 ms 0.18% 10.25%
Heisenberg n266 408 5 ms 0.02% 0.72%

誤り率は2量子ビットゲートの値で、延びは待機サイクルを挟んだ分の実行時間の増加を示す。「3150万」がサイクル数だったのと同じく、プレスの「最小0.02%」も、408論理量子ビット、1サイクル5 ms、誤り率0.01%という3回路で最も有利な条件での値である。一方で、1サイクル1 msのMIPT回路は誤り率0.05%で11.53%延びる。論文のアブストラクトも、誤り率0.01%で0.3%未満、0.05%で12%未満という幅で結果をまとめている。悪い条件では計算時間が1割強延びるのだから、「遅らせない」という言い方が当てはまるのは表の一部にとどまる。

表の縦方向の比較は条件がそろっていない。408論理量子ビットの回路だけが1サイクル5 msで評価されており、102論理量子ビットの2回路は1 msで測られた。デコードに使える時間が5倍違う以上、この表から「規模が大きいほど延びが小さい」とは読めない。

プレスリリースはさらに、古典ハードウェアの負荷が指数関数的に増える必要はないことを確認したとも書いている。論文が示すのは、必要な計算資源が主に1コアあたりに受け持つブロックの数に比例するという経験則にとどまる。

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なぜノートPCのCPU1台で間に合うのか

答えの大半は、量子ビットの方式ごとに違う1サイクルの長さにある。超伝導方式の1サイクルは約1μsで、GoogleがWillowで報告した実測値は1.1μsだった。この短い周期に追いつくため、Google、IBM、RiverlaneはFPGAやASIC、GPUといった専用の計算機を使い、数百ナノ秒から数十μsの遅延を競ってきた。対してIonQの論文は、イオントラップの1サイクルを1 msと5 msで仮定し、1 msを長期的な、5 msを近い将来の代表値と位置づける。1 msをWillowの実測1.1μsで割ると約909倍、5 msなら約4,545倍の時間をデコードに回せる計算になる（編集部計算）。

この比較には条件が付く。IonQ側は論文の仮定値で、実機で測ったサイクルではない。符号の種類も違い、Googleは表面符号、IonQの設計は量子LDPC符号を使うため、1サイクルあたりに解く問題の大きさがそろっていない。それでも900倍を超える時間差があれば、汎用CPUでも処理が回る余地は大きく広がる。

実測したデコード時間は、その余裕の中に収まっている。補正を出し続けるerror decoderは、102論理量子ビットの回路で1窓あたり平均0.99〜1.89 msかかり、予算の3 msを下回った。408論理量子ビットの回路では平均3.51〜5.97 msで、予算は15 msだった。論理測定の結果を出すoutcome decoderは、1サイクルあたり平均0.26〜0.45 ms（予算1 ms）と0.79〜0.96 ms（予算5 ms）である。いずれの時間にも、デコード用の誤りモデル（DEM）をその場で生成する処理と、ビームサーチによる復号の両方が含まれる。

12コアの使い方も分業になっている。論文はoutcome decoderに4コア、error decoderに8コアを割り当てた。論理測定の結果を出す処理と、誤りの補正を絶えず出し続ける処理を別々のコアに載せた構成だ。土台のWalking Catアーキテクチャ（arXiv:2604.19481、2026年4月、著者18人）は、計算の途中で符号ブロックの形を変えない設計をとる。論文は、この単純さと遅いサイクルがもたらす時間の余裕を組み合わせ、汎用CPUで計算全体を処理できることをシミュレーションで示した。

使われた復号法にも前段がある。ビームサーチ復号器はYe、Wecker、DelfosseによるPRX Quantum 7, 033002（2026年）に掲載された手法で、XenoSpectrumは2026年1月、BP-OSDと比べて論理誤り率を最大17倍下げたという同社の成果を報じた。今回の論文は、その復号器を1つの符号ブロックから計算全体へ広げた位置にある。

遅いサイクルには裏返しもある。1サイクルがWillowの約909〜4,545倍長いということは、同じ回数のサイクルを回す計算全体の実行時間も同じ比率で長くなる。CPUで間に合う理由と、イオントラップ機の計算が遅い理由は、同じ数字から出ている。

実機で先行するGoogle、Riverlane、Quantinuumとの違い

実時間デコードそのものは、すでに複数の実機で動いている。公表された主な事例を、IonQの今回の論文と同じ列で並べると次のようになる。

事例 誤り情報の出どころ デコーダーの計算機 対象と規模 公表された時間の指標
IonQ（arXiv:2608.25027、2026年8月） シミュレーション Apple M4 Max 12コア 最大408論理量子ビットの汎用回路 1サイクル1〜5 msを仮定
Google Willow（arXiv:2408.13687、Nature掲載） 実機 実機に接続した実時間デコーダー 符号距離5の表面符号メモリ、最大100万サイクル 平均遅延63μs、サイクル1.1μs
Riverlane、Rigetti Ankaa-2（Nature Communications、2026年6月） 実機 制御系に組み込んだFPGA 8量子ビットの安定性実験 1ラウンド平均0.44〜0.79μs、応答時間9.6μs
IBMの研究者（arXiv:2510.21600、2025年10月） 要旨に記載なし FPGA上のRelay-BP [[144,12,12]]グロス符号のメモリ 1サイクル平均1μs未満（回路誤り率3×10^-3未満の仮定）
Quantinuum Helios（2026年3月公表） 実機 NVIDIAのGPU上のBP-OSD Bring符号 遅延と論理量子ビット数は公表ブログに記載なし

実時間デコードの先行例は、Google、Riverlane、Quantinuumとも実機で行われた。ただし対象はメモリや小規模な論理操作で、IonQの今回の結果は数百論理量子ビットの汎用計算全体を扱う一方、実機を使っていない。デコーダー側の計算機もCPU、FPGA、GPUと分かれ、QuantinuumはNVIDIAのCUDA-Q QECとNVQLinkを介してGPUを実機につないだ。

時間の数字は横に並べて大小を比べられない。Googleの63μsは平均デコード遅延、Riverlaneの0.44〜0.79μsは1ラウンドあたりの処理時間、9.6μsは応答時間で、測っているものがそれぞれ違う。IonQの1〜5 msは実測値とも性質が違い、デコードに使える時間を論文が仮定した値である。

論文は自らの位置づけを、メモリブロックや一部の論理操作向けのデコーダーは最適化されてきたが、大規模な汎用量子計算のエンドツーエンド実時間デコードはまだ実証されていない、という先行研究の整理から始めている。IonQの「業界初」が指す範囲は、この整理に沿って読めば、数百論理量子ビット規模の汎用計算全体を単一CPUで実時間デコードするという点に限られる。実機で誤り訂正を実時間で回した例として表にあるのは、Google、Riverlane、Quantinuumの3件だ。

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実機の誤り情報で延びは保てるか、論文が認める2つの限界

論文自身が挙げる限界は2つある。1つは、十分に難しい窓ではまれに復号が収束しない場合があること。もう1つは、大規模なシミュレーションを回すため、マジック状態の初期準備を安定化状態で置き換えたことだ。後者について論文は、出力の忠実度ではなく復号の負荷を測るための簡略化だと説明している。つまり今回の数字が測ったのは、デコーダーが時間内に仕事を終えるかどうかであり、計算結果の正しさは評価の対象外だった。

The Quantum Insiderは、実機では相関した雑音や較正の変動が起こりうる点を挙げた。雑音モデルから作った誤り情報は、こうした乱れを必ずしも含まない。実機の誤り情報が混み合えば、難しい窓が増え、表の延びの値も変わりうる。

誤り率の前提にも距離がある。誤り率0.01%は、IonQが2025年に報告した99.99%の2量子ビットゲート忠実度に相当する水準だ。論文はこの誤り率を小規模なイオントラップ装置で達成済みの値として扱っており、1万1680物理量子ビット規模の装置で保てるかは示されていない。IonQは9月8日に256量子ビットの第6世代機Superion 256を発表し、顧客への出荷を2027年に予定する。プレスリリースは今回の成果を256物理量子ビットを超えるロードマップの基盤と位置づけるが、これは同社の見通しであり、論文が想定した規模とはまだ桁が違う。

Delfosseはプレスリリースで、数百論理量子ビットと数百万回の論理操作にわたる実時間デコードを検証できたことを節目と呼び、単一CPUで動くことが商用規模の誤り耐性計算への実用的な道になると述べた。アーキテクチャ担当VPのJohn Gambleも、各構成要素を直接検証することで費用対効果の高い拡張を可能にしていると語っている。

次の判断材料は、1〜5 msのサイクルと0.01%級の誤り率を保つイオントラップ実機から誤り情報を取り、同じ12コア構成で延びが論文の範囲に収まるかどうかだ。それが示されれば、Delfosseのいう商用規模への道は、シミュレーションの外で測れる話になる。