自動運転車が交差点に差し掛かったとき、車載のニューラルネットワークには「左折せよ」というコマンドが届く。ところが、このコマンドを受け取った推論モデルは、直進用の特徴を抽出するチャネルも、右折用のチャネルも、ブレーキ判断専用のチャネルも、すべて一律に計算する。マルチタスク推論モデルとはそういう設計だからだ。一つのバックボーンを全タスクで共有し、どのタスクが有効かに関係なく同じ演算を繰り返す。
この「全チャネル一律実行」が、エッジ推論のエネルギーとレイテンシを浪費している。香港科技大学（HKUST）のAfzal AhmadとWei Zhang、Huawei Noah's Ark LabのGaoyu Mao、Shoubo Hu、Hui-Ling Zhen、Mingxuan Yuan、そしてHKUST（広州）のXinyu Chenからなる研究チームは、この浪費を根本から断つ方法を考案した。タスクコマンドそのものを「どの計算を飛ばすか」の信号として使い、FPGA上でマスクされたタイルの演算を物理的に実行しないハードウェアを設計したのだ。成果は2026年7月にarXivに公開され、コンピュータアーキテクチャのトップ会議である第59回IEEE/ACM International Symposium on Microarchitecture（MICRO 2026、2026年10月31日〜11月4日、アテネ）に採択された。
35年前に芽生えた「条件付き計算」が、ハードウェアの壁に阻まれてきた
ニューラルネットワークの計算量を入力に応じて動的に変えるという発想は、1991年にさかのぼる。Robert Jacobs、Michael Jordan、Steven Nowlan、Geoffrey Hintonが提唱したMixture of Experts（MoE）は、ゲーティング機構が入力に応じて専門家のネットワークを選択し、非選択の専門家は計算しないという枠組みだった。この「条件付き計算」の系譜は、2017年にNoam ShazeerらがSparsely-Gated MoE層として大規模言語モデルに適用し、現在ではGPT-4やGeminiなどの基盤モデルの標準構成要素になっている。
しかし、MoEを含む従来の動的ネットワーク手法には共通の制約がある。ソフトウェアレベルで「どの部分を計算しないか」を決めても、ハードウェアが実際にその計算を止められるとは限らないのだ。GPUを例に取ろう。NVIDIA RTX 4090 DはINT8演算で1,321 TOPSのピーク性能を持つ。ところがバッチサイズ1の推論では、ネットワークはピーク性能の1%未満でしか動かない。レイテンシの支配因子は算術演算ではなく、13層にわたるカーネル起動とメモリ転送のオーバーヘッドである。ソフトウェアが「このチャネルは不要」と判断しても、GPUのCUDAコアは全ウェイトを読み込み、全チャネルの畳み込みを実行し、不要な結果にゼロを掛けるだけ。計算を「飛ばす」のではなく「無駄に実行してから捨てる」ことになる。
FPGAベースのアクセラレータでも、既存の疎性対応は静的な方式に限られていた。2020年のHPIPE（Hall and Betz, FPGA'20）は重みの枝刈りによる疎性をコンパイル時に固定する方式で、実行時にタスクに応じてスキップ対象を変えることはできない。2017年のSCNN（Parashar et al., ISCA'17）は要素レベルの疎性を扱うが、インデックス照合ロジックと不規則なメモリアクセスがデータパスを複雑にする。タスクコマンドを信号として、実行時に疎パターンを切り替える設計は存在しなかった。
1ビットのチェックで演算とメモリ転送を同時に止めるタイル単位の「命令レベルマスク」
研究チームのアプローチは、ソフトウェアとハードウェアの境界をまたぐ三段構えの協調設計から成る。
第一段は、タスクコマンドからタイル単位のバイナリ実行マスクを予測する軽量ゲーティングMLPだ。このMLPの参数量はバックボーン全体の0.12%未満。推論前に一度だけ実行し、そのマスクはコマンドが有効な期間中（自動運転では数百フレームにわたる）再利用される。学習は三段階のパイプラインで行われ、ソフトマスクからハードなバイナリマスクへ段階的に移行する。
第二段は、命令セットアーキテクチャ（ISA）の拡張である。各命令がタイルごとのビットマスクフィールドを持ち、ハードウェアはソフトウェアの介入なしにマスクされたタイルをスキップする。制御オーバーヘッドはゼロだ。
第三段がFPGA上のタイル型推論アクセラレータ本体である。INT8データパス、ダブルバッファリングメモリ、設定可能な並列度を持つ。タイルマネージャは各出力タイルの反復前にシフトレジスタの最下位ビットを調べる。ビットが1なら通常のパイプライン（DMA転送、演算、蓄積）に進み、ビットが0なら次のタイルへ1サイクルで進み、DMA要求も演算も一切発行しない。
この設計の構造上の特徴は、スキップが層をまたいで伝播する点にある。層$L$でマスクされた出力特徴タイルは、層$L+1$の入力特徴としても読み込む必要がなくなる。一つのマスクが、出力側と入力側の両方の計算を同時に削減する。
同じマスクがGPUでは逆効果、FPGAでは2.4倍。振る舞いの分岐点
評価はCARLA自律走行シミュレータとの閉ループ連携で行われた。バックボーンは13層のCNNで、6種類の走行コマンド（車線維持、左折、右折、直進、レーンチェンジ、ブレーキ）に対応する。プロトタイプはAMD/Xilinx Alveo U50 FPGA上に実装し、287 MHzで動作する。
結果を数値で確認しよう。タスク条件付き疎性により、FLOPsは66〜76%削減された。推論レイテンシは9.12 msから3.74〜4.44 msに短縮され、2.1〜2.4倍の高速化に相当する。1推論あたりのエネルギーは263 mJから108〜128 mJに低下した。スループットは110推論/秒から226〜267推論/秒へ向上し、ルート完走率は全コマンドで100%を維持した。
| 指標 | 密実行（ベースライン） | タスク条件付き疎実行 | 変化 |
|---|---|---|---|
| FLOPs | 100% | 24〜34% | 66〜76%削減 |
| レイテンシ | 9.12 ms | 3.74〜4.44 ms | 51〜59%短縮（2.1〜2.4倍） |
| エネルギー/推論 | 263 mJ | 108〜128 mJ | 51〜59%削減 |
| スループット | 110 inf/s | 226〜267 inf/s | 2.1〜2.4倍 |
| ルート完走率 | 100% | 100% | 変化なし |
一方、同じモデルをNVIDIA RTX 4090 D（INT8で1,321 TOPS、TDP 425 W）で実行した場合、密実行のレイテンシは0.44 msとFPGAの21分の1だが、タイルマスキングを適用すると0.54 msと22%遅くなる。マスクが畳み込みの後にゼロを掛けるだけで、GPUは全ウェイトを読み込み全CUDAコアを占有し続けるからだ。研究チームはさらに、マスクされたチャネルだけを残した小型密ネットワークを構築してGPU上の最良ケースを測定したが、畳み込みの約75%を除去しても高速化は平均1.03倍にとどまった。
この対比が示すのは、タイルレベルの疎性が利益を生むには、フェッチと演算を同時に放棄できるハードウェアが必要だということだ。FPGAではマスクされたタイルのDMA転送も演算も起動前に止まる。レイテンシはタイル反復数に比例するため、マスクがそのままサイクル削減に直結する。GPUではバッチサイズ1の推論がメモリ帯域とカーネル起動に律速されており、演算量を減らしてもレイテンシはほとんど変わらない。
エネルギー効率の観点では、FPGAの優位がさらに際立つ。ボード消費電力28.8 WのFPGAは、疎実行時に1推論あたり108〜128 mJを消費する。RTX 4090 Dは425 WのTDPで密実行時に約187 mJ/推論を消費し、FPGAの疎実行より46〜73%多い。絶対速度ではGPUが圧倒的に速いが、電力制約のあるエッジ環境ではFPGAの疎実行がエネルギー効率で上回る。
「実行時にタスクで疎性が変わる」設計はなぜ今までなかったのか
以下の表は、本研究と既存のFPGAベース推論アクセラレータを疎性の観点で比較したものだ。
| 設計 | 学会/年 | 疎性の種類 | 粒度 | パターン来源 | 実行時適応 | HWオーバーヘッド | データパス変更 |
|---|---|---|---|---|---|---|---|
| Eyeriss (Chen et al.) | ISCA'16 | 活性化のゼロ | 要素 | 入力データ | 入力ごと | ゲーティングロジック | なし |
| SCNN (Parashar et al.) | ISCA'17 | 重み+活性化 | 要素 | 学習 | なし | インデックス照合 | あり |
| Cambricon-S (Zhou et al.) | MICRO'18 | 重み（粗粒度） | フィルタ | 学習 | なし | インデックスデコーダ | あり |
| HPIPE (Hall and Betz) | FPGA'20 | 重み疎性 | 要素 | 枝刈り | なし | スキップロジック | あり |
| HASS (Yu et al.) | FPL'24 | HW対応疎性探索 | 可変 | 探索 | なし | 可変 | あり |
| 本研究 | MICRO'26 | タスク条件付きタイル | 16チャネル/タイル | タスクコマンド | タスクごと | 1ビットチェック | なし |
既存の設計はすべて、疎パターンが入力データか学習済み重みに由来し、コンパイル時または推論入力ごとに決まる。タスクコマンドという「推論前に既知で、数百フレームにわたって固定される信号」を疎性の制御に使うのは本研究が初めてだ。しかもデータパスへの変更は一切なく、命令のビットマスクフィールドとシフトレジスタの1ビットチェックだけで実現している。
ViT系バックボーンへの拡張と、残された条件
研究チームはCNNベースの走行制御モデルでの検証に加え、ViT-Baseバックボーンでも同じゲーティング機構とビットマスク機構がMLP線形層のタイルに適用できることを確認した。注意機構のヘッドグループ単位でのマスキングは補完的な拡張として言及されているが、実装は今後の課題だ。
この手法が適用できる条件は二つある。一つは、推論前に既知の離散的かつ低次元のタスク記述子が存在すること。自動運転の走行コマンド、ロボットマニピュレーションの把持タイプ（ピンチ、スクープ、プッシュ）などが該当する。もう一つは、固定サイズの出力チャネルグループをスケジューリング単位とするアクセラレータ上で実行することだ。この二条件を満たさない場合、例えばタスク記述子が連続的である場合や、GPUのみで実行する場合には、本手法の利益は得られない。
CARLAシミュレータ上での閉ループ評価は100%ルート完走を達成したが、実車環境での検証は行われていない。センサーノイズ、天候変化、予測外の事象に対するロバスト性は未確認のままだ。また、6種類のコマンドという比較的少ないタスク数での評価であり、タスク数が増えた場合にマスクの重複や干渉がどう振る舞うかは調べられていない。ゲーティングMLPの予測精度が低下した場合のフォールバック機構についても、論文では言及がない。
エッジ推論の省エネ化を巡る競争は、モデル圧縮（枝刈り、量子化、蒸留）から動的ネットワーク（早期脱出、トークン間引き、MoE）へと手法の多様化が進んでいる。「Sparse by Command」はそこに「タスクコマンドという無料で使える信号を、ハードウェアの命令レベルで直接活用する」という新たな軸を加えた。この軸が、GPUのアーキテクチャ設計に影響を与えるのか、それともFPGAやASIC固有の利点として留まるのか。MICRO 2026での発表後、コミュニティの反応が試される。