TSMCの最先端プロセス「A14（1.4nm級）」を巡っては、試作や量産の時期についてさまざまな情報が飛び交ってきた。台湾の半導体サプライチェーン関係者や主要メディアの報道を整理すると、TSMCは2027年に試作を開始し、2028年後半の本格量産（HVM：High-Volume Manufacturing）を目指して開発を進めているとみられる。一部の海外テックメディアが報じた「すでにパイロット生産を開始した」という情報とは時期が異なる。
注目されるのは、次世代の微細化技術として期待されているASMLの高開口数EUV（High-NA EUV、NA 0.55）をA14では採用せず、既存のLow-NA EUV（NA 0.33）と多重パターニングを活用する方針を選んだ点だ。高額なHigh-NA EUV装置や、アナモルフィック光学系に伴う露光領域の制約を避けながら、既存技術の延長線上で歩留まりと製造コストの両立を狙う。
さらにTSMCは2029年、A14の設計資産を活用しながら線寸法を97%に縮小する派生プロセス「A13」の量産も計画している。先端プロセスでHigh-NA EUVの導入を急ぐIntelなどとは異なり、TSMCは成熟した製造技術を生かしながら段階的に微細化を進める戦略を取っている。
A14は2027年に試作、2028年後半に量産へ
一部の海外テックメディアでは「TSMCが1.4nmチップのパイロット生産をすでに開始した」と報じられたが、台湾現地の報道とはやや内容が異なる。
台湾経済日報が業界関係者の話として伝えたところによると、A14プロセスの試作開始は2027年の予定だ。現時点ですでに製品向けの試作ラインが稼働しているわけではなく、研究開発ラインでは材料評価やトランジスタ構造など、初期段階の検証が進められているとみられる。
2027年にはまず、新竹科学園区の宝山地区にあるFab 20へ試作ラインを導入する計画だ。Fab 20は2nm（N2）プロセスの主要な研究開発・製造拠点でもあり、A14の初期試作もここで進められる。
その後、本格量産に向けた設備は、台中の中部科学園区で建設が進むFab 25へ順次展開される見通しだ。
Fab 25では、A14を中心とする先端プロセス向けにP1〜P4の4棟を整備する計画が進んでいる。2025年後半に建設を開始し、2027年末までに初期のリスク生産体制を整え、2028年後半から商用製品向けの本格量産へ移行する計画とされる。
A14では欠陥密度（D0）の低下や歩留まり改善も重要になる。報道によれば、現時点で開発はTSMCの社内目標に沿って進んでおり、2028年の量産開始に向けた主要な開発工程も予定通り進んでいるという。
N2比で最大30%の消費電力削減を目指すA14
A14では、2025年後半から量産が始まった2nmプロセス「N2」から、性能・消費電力・面積（PPA）をさらに改善する。
TSMCの公表値によると、A14はN2と比較して、同じ消費電力なら動作速度を10〜15%向上できる。反対に、同じ動作速度なら消費電力を25〜30%削減できるとしている。論理回路密度についても20%以上の向上を見込む。
トランジスタには、N2で初めて採用されたGAA（Gate-All-Around）ナノシートを発展させた次世代構造を採用する。チャネルやインナースペーサーなどの構造を改良することで寄生容量を抑え、低電圧動作時の特性改善を目指す。
こうした改良は、スマートフォン向けSoCに搭載されるAI処理回路の性能向上や、大規模AIアクセラレータの消費電力・発熱の低減などにつながる可能性がある。
TSMC先端ロジックプロセスの仕様比較
| プロセス | トランジスタ構造 | 速度向上 （同一電力） | 電力削減
（同一速度） | 密度・面積 | 量産開始時期 | | ---------- | ------------ | ------------ | ------------ | --------------- | ----------- | | N2（基準） | 第1世代ナノシートGAA | 基準 | 基準 | 基準 | 2025年後半 | | A14 | 次世代ナノシートGAA | 10〜15%向上 | 25〜30%削減 | 論理密度20%以上向上 | 2028年後半 | | A13 | A14ベースのナノシート | A14比で小幅改善 | A14比で小幅改善 | ダイ面積を約6%縮小 | 2029年 |
A14でPPAの改善を引き出すために導入されるのが、標準セル設計技術「TSMC NanoFlex Pro」だ。
従来のNanoFlexでは、高密度向けの背の低いセルと、高性能向けの背の高いセルを組み合わせることで、性能と消費電力、面積のバランスを調整できた。
NanoFlex Proでは、その自由度をさらに高める。同じクリティカルパスや機能ブロックの中でも、省電力を重視するセルと性能を重視するセルを細かく使い分けられるようになる。
これにより、チップ全体の面積増加を抑えながら、AI演算コアやGPUシェーダーなど、性能が求められる部分へ重点的に高性能セルを配置するといった設計がしやすくなる。
TSMCがA14でHigh-NA EUVを採用しない理由
半導体の微細化が1nm台へ進むなか、大きな注目を集めているのがASMLの次世代露光装置「High-NA EUV（開口数0.55）」だ。
IntelはIntel 14Aに向けてHigh-NA EUV装置「TWINSCAN EXE:5000／5200」シリーズの導入を進めている。一方、TSMCは少なくともA14世代ではHigh-NA EUVを量産工程に採用せず、従来のLow-NA EUV（NA 0.33）を引き続き利用する方針とされる。
背景にあるのは、装置価格だけでなく、製造工程全体を含めたコストと歩留まりの問題だ。
High-NA EUV露光装置の価格は1台あたり約3億5,000万〜4億ドル（約520億〜600億円）とされ、従来のLow-NA EUV装置の約2億ドルを大きく上回る。
さらにHigh-NA EUVには、光学系の仕組みに由来する露光領域の制約がある。
High-NA EUVでは、入射角の増加によるシャドウイングを抑えるため、X方向4倍、Y方向8倍という非対称倍率のアナモルフィック光学系を採用している。その結果、ウェハー上へ一度に露光できる範囲は、従来の約26mm×33mmから約26mm×16.5mmへと半減する。
この「ハーフフィールド」が、大型チップでは問題になる。
近年のAIアクセラレータや高性能GPUはダイサイズが大型化している。1回の露光範囲に収まらない場合、複数回の露光をつなぎ合わせて1つのダイを形成する「ステッチング」が必要になる可能性がある。
ステッチングでは、露光境界の位置合わせ精度を厳密に管理する必要がある。工程が複雑になれば、製造時間の増加や歩留まり低下につながり、最終的なチップ製造コストを押し上げる要因になる。
TSMCはその代わりに、すでに量産実績のあるNA 0.33のEUV露光装置と、多重パターニング、リソグラフィとエッチングの複数工程、さらにDTCO（Design-Technology Co-Optimization）による回路配置の最適化などを組み合わせる方針だ。
工程数そのものは増える可能性があるものの、量産実績の豊富な装置やプロセスを使うことで、歩留まりや製造コストを予測しやすくなるという利点がある。
TSMCがHigh-NA EUVの本格導入をA14より後の世代へ見送るのであれば、最先端プロセスの製造コスト上昇を抑えたいAppleやNVIDIAなどの大口顧客にとっても、製造コストを見通しやすくなる可能性がある。
A14の設計を生かしてダイ面積を約6%縮小するA13
TSMCの微細化戦略は、A14の次に予定されている派生プロセス「A13」にも表れている。
現在のロードマップでは、A13は2029年の量産開始が予定されている。基本的なアーキテクチャはA14を引き継ぎながら、線寸法を97%に縮小する「オプティカルシュリンク（Optical Shrink）」を行うことで、同じ設計のチップならダイ面積を約6%小さくできるという。
通常、新しい製造プロセスへ移行する際には、回路設計やIPの修正、テストチップによる再検証などが必要になる。
A13ではA14との設計互換性を重視することで、A14向けに開発した物理設計資産を大きく変更せずに移行できるようにする狙いがある。
これが実現すれば、ファブレス半導体メーカーは再設計に必要なコストや期間を抑えながらA13へ移行できる。ダイ面積が約6%小さくなれば、同じウェハーから製造できるチップ数も増えるため、チップ1個あたりの製造コストを引き下げられる可能性がある。
微細化による性能向上が以前ほど容易ではなくなった現在、既存設計を活用しながら段階的に面積とコストを改善できることは、TSMCにとって顧客を次世代プロセスへ移行させるうえで重要な強みとなる。
TSMC、Intel、Samsungで異なる1.4nm級プロセスの戦略
1.4nm級の先端プロセスを巡っては、TSMC、Intel、Samsung Foundryで技術的な方針に違いが見られる。
先端ファウンドリ3社の1.4nm級ロードマップ比較
| ファウンドリ | プロセス | 量産目標 | 露光技術 | トランジスタ技術 | 主な方針 |
|---|---|---|---|---|---|
| TSMC | A14 / A13 | 2028年（A14） | |||
| 2029年（A13） | 0.33 NA Low-NA EUV | ||||
| 多重パターニング | 次世代ナノシート | ||||
| NanoFlex Pro | 既存の量産技術を生かし、歩留まりとコストを重視。A13ではA14の設計資産を活用 | ||||
| Intel | Intel 14A | 2028〜2029年 | |||
| 2027年に社内製品で利用予定 | 0.55 NA High-NA EUV | 次世代RibbonFET | |||
| PowerDirect | High-NA EUVを早期導入し、露光工程やマスク数の削減を目指す | ||||
| Samsung | SF1.4 | 2029年 | |||
| 当初計画は2027年 | Low-NA / High-NA | ||||
| 採用方法を検討 | MBCFET | ||||
| DTCO | まず2nm世代の製造技術と歩留まり改善を優先 |
Intelは「Intel 14A」でHigh-NA EUVを早い段階から導入し、必要なマスク数や一部の多重露光工程を減らすことを目指している。2027年後半から自社製品での活用を進め、その後ファウンドリ顧客向けへ展開する計画だ。
ただし、High-NA EUVには装置コストやハーフフィールド露光への対応といった課題もある。大型ダイを製造する場合には、ステッチングを含めた製造技術の成熟度も重要になる。
一方、Samsung Foundryは、3nmや2nm（SF2）の製造技術と歩留まりの改善を優先し、当初2027年を予定していたSF1.4の量産開始を2029年へ延期したと報じられている。
TSMCはHigh-NA EUVの導入そのものを急ぐのではなく、既存のEUV技術とDTCOを組み合わせながら、A14からA13へ段階的に製造技術を発展させる方針を取っている。
今後の焦点となるのは、2027年に予定される宝山Fab 20でのA14試作と、量産拠点となる台中Fab 25の立ち上げだ。そこで得られる歩留まりや欠陥密度、量産準備の進捗は、次世代AIアクセラレータやスマートフォン向けSoCでA14がどこまで採用されるかを左右する重要な指標となりそうだ。