AMDは2026年7月23日の「Advancing AI 2026」で、第6世代EPYC 9006シリーズのHPC向けモデル「EPYC 9006X SP7」を明らかにした。AMDの公開資料では、一部バリアントが最大5.15GHzに達し、同等のEPYC 9006 SP7に対してコア当たり最大3倍のL3キャッシュを備える。L3の上限は1,152MB、理論メモリー帯域の上限は約1.6TB/sだ。
Tom's Hardwareが会場発表の内容として伝えた最大構成は96コアで、投入時期は2027年後半とされる。最大256コアの標準EPYC 9006 SP7がラック当たりのスレッド密度を追うのに対し、9006Xは最大96コアと報じられ、キャッシュ、周波数、メモリー帯域を重視する。最大1,152MBという数字自体は2023年のEPYC 9684Xから増えていない。今回の変化は、その大容量キャッシュをZen 6世代の高周波数・高帯域プラットフォームへ移す点にある。
最大256コアの9006と、最大96コアの9006Xは仕事が違う
第6世代EPYCは、同じ世代のCPUを4系統に分けている。EPYC 9006 SP7は最大256コア／512スレッドで、エージェント実行や汎用サーバーの高密度化を担う。EPYC 9006 SP8は8〜128コアと低電力設計で、企業システムや電力制約のある環境を受け持つ。LPDDRを使うEPYC 9006 LPは、GPUへデータを供給するラックスケールAIシステムのホストCPUという位置づけだ。
9006X SP7はこの中で、HPC、技術計算、データ集約型処理を受け持つ。AMDはシミュレーションとモデリングに加え、大規模分析や検索、インメモリー分析を対象に挙げる。これらの処理では、多数の演算コアを載せても、必要なデータがキャッシュやメモリーから届かなければコアが待たされる。9006Xの最大コア数は標準9006の4割弱で、各コアの近くに置くデータ量と主記憶からの供給量を重視する。
AMDは9006XのL3容量について、同等の9006 SP7に対して「コア当たり最大3倍」と説明している。シリーズ上限同士を単純に割ると、9006Xは1,152MBを96コアで共有するため1コア当たり12MB、標準9006は1,024MBを256コアで割って4MBとなる。ただし、AMDの「最大3倍」がこの二つの最大構成を直接比べた数字かは確認できない。実際のキャッシュ共有単位とCCD構成はまだ示されていない。アクセス遅延やSKUごとの容量も不明だ。
標準9006の1,024MBも、サーバーCPUの総L3としては大きい。それでも256コアへ広く割り当てる設計と、96コアへ1,152MBを集中させる設計では、狙う処理が異なる。前者は独立した仕事を大量に並べるスループット型、後者は同じデータを繰り返し参照し、メモリー往復の影響を受けやすい処理へ向く。
Genoa-Xと同じ1,152MB、変わる周波数と帯域
9006Xの位置を最も捉えやすい比較対象は、Genoa-X世代の最上位EPYC 9684Xである。9684Xも96コア／192スレッド、1,152MBのL3キャッシュを備え、AMD 3D V-Cacheを使う。最大L3とコア数だけなら、Venice-Xで上積みはない。
| 項目 | EPYC 9684X | EPYC 9006Xの公表上限 |
|---|---|---|
| CPU世代 | Zen 4（Genoa-X） | Zen 6（Venice-X） |
| 最大コア数 | 96 | 96と報道 |
| 最大L3キャッシュ | 1,152MB | 1,152MB |
| 最大周波数 | 3.7GHz | 一部バリアントで5.15GHz |
| メモリーチャネル | 12 | 16 |
| 最大理論メモリー帯域 | 460.8GB/s | 約1.6TB/s |
| 接続規格 | PCIe 5.0 | PCIe 6.0世代 |
| 電力 | 400W TDP | 未公表 |
| 時期 | 2023年6月発売 | 2027年後半と報道 |
周波数の上限は3.7GHzから5.15GHzへ上がり、上限値同士の計算では約39%高い。ここで比べているのは最大ブースト級の数字で、全コアが5.15GHzで動くという意味ではない。9684Xは全コアブースト3.42GHzを公表しているが、9006Xの対応する値は未公表だ。39%という差を、そのままシミュレーション時間の短縮率へ置き換えることはできない。
メモリー側の変化はさらに大きい。9684Xは12チャネルDDR5-4800で、ソケット当たりの理論帯域は460.8GB/s。第6世代EPYCは16チャネルと最大12.8GT/sのMRDIMMに対応し、AMDは9006Xの帯域上限を約1.6TB/sとしている。AMDの丸めた値を使えば、9684Xの公称理論帯域に対して約3.5倍となる。
12.8GT/sを各チャネル8バイト、16チャネルで計算すると1,638.4GB/sになるため、1.6TB/sはプラットフォーム上限を丸めた表現と読める。アプリケーションが実際に使える帯域は、メモリー構成やNUMA配置、アクセスの連続性、CPU内部の経路によって下がる。MRDIMMの速度を採用するには対応モジュールとシステムも必要で、公称値だけで導入効果は決まらない。
キャッシュと帯域が受け持つ二つの距離
大容量L3と広いメモリー帯域は同じ役割ではない。3D V-Cacheは頻繁に参照するデータをCPUの近くへ残し、主記憶まで取りに行く回数を減らす。16チャネルのメモリーは、キャッシュに収まらないデータやストリーミング型の読み書きに対し、一度に運べる量を増やす。9006Xは、CPU近傍に置いたデータの再利用と遠いデータの供給を別の手段で支える設計になる。
効果が出やすい例が、有限要素解析や流体解析のようなシミュレーション、反復計算を伴うモデリングだ。大きな索引をたどる検索や、メモリー上のデータを走査する分析も候補になる。同じ行列やメッシュ、索引、作業集合を何度も読む処理では、L3に残る割合が増えるほどDRAMアクセスを減らせる。作業集合がL3を大きく超える場合でも、メモリー帯域が広ければコアへデータを供給しやすい。
AMDが「large-scale analytics」「retrieval」「in-memory analytics」を9006Xの用途に含めたことは、HPCの範囲を従来の科学技術計算より広く見ていることを示す。検索では大きな索引をたどり、インメモリー分析では主記憶上のデータを繰り返し走査する。AMDはブログで長いコンテキストを扱う推論も対象に挙げており、9006Xはメモリーへのアクセスが頻発する処理を広く狙っている。
すべての処理が大容量キャッシュで速くなるわけではない。計算量が支配的でデータ再利用が少ない処理、ストレージやネットワークで待つ処理、並列化の限界が先に来る処理では、1,152MBの価値は小さくなる。3D積層キャッシュのアクセス遅延や動作周波数、チップレット間のデータ移動も、容量からは読めない。9006Xの評価には、最大値を並べた合成指標より、対象アプリケーションのデータサイズとアクセスパターンに合うベンチマークが必要だ。
2027年後半まで残る性能と運用条件
AMDは2026年5月、TSMCの2nmプロセスを使う標準Veniceの生産立ち上げを発表した。これは第6世代EPYCの製造が量産へ向かっていることを示すが、9006Xが同時に出荷段階へ入った証拠にはならない。Tom's Hardwareが伝えた投入時期を踏まえ、現時点では2027年後半の製品計画として扱う必要がある。
現時点でAMDが示していない数字は多い。9006Xの個別SKU名と価格、Default CPU Powerは不明だ。ベース周波数、全コア周波数、モデル別L3容量も分からない。対応サーバーやクラウド提供、最大メモリー容量も発表されていない。AMDは標準9006について推定性能を用いた比較を公開しているものの、その結果を9006Xへ移すことはできない。9006X固有のアプリケーション性能はまだ公表されていない。
製品の成否を左右するのは、1,152MBという目を引く数字より、その容量を何Wで、どの周波数で、どのアプリケーションに使えるかである。Genoa-XからL3総量を増やさずに周波数上限とメモリー供給力を引き上げる方向は明確になった。報じられた2027年後半の投入に向けて確認したいのは、5.15GHzがどのSKUに割り当てられるか、96コア構成で全コア負荷時の性能と電力がどう釣り合うか、実システムが1.6TB/s級の帯域へどこまで近づけるかだ。
