BTQ Technologiesと台湾のIndustrial Technology Research Institute（ITRI）は2026年8月7日、ポスト量子暗号を処理する「Quantum Compute-in-Memory（QCIM）」のコアIPを、TSMCの28nm設計環境で検証したと発表した。米国立標準技術研究所（NIST）が標準化したFIPS 203、204、205に関係する暗号処理を実行し、機能の正しさと設計の実現可能性を確認したという。規格が固まった後の実装競争で、鍵共有と異なる方式の電子署名を1つの再構成可能なアクセラレーターへ載せる道筋が一段進んだ。

ただし、今回の成果は完成した28nmチップの実測報告ではない。BTQが明らかにしたのは設計環境におけるコアの検証であり、速度、消費電力、回路面積の数値も公表していない。QCIMの価値は、次に控えるモジュール統合と試作チップで、設計上の利点を測定値へ変えられるかどうかで決まる。

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28nm設計環境で確認した処理範囲

今回完了したのは、BTQとITRIが進める複数年計画の最初の技術マイルストーンだ。両社は2026年1月、QCIMの実現可能性、性能、エネルギー効率をシリコンレベルで評価し、製品設計に使えるベンチマークを作る計画を公表していた。8月の発表では、TSMC 28nm向けの設計環境でコアIPを動かし、複数の動作条件下で暗号処理の機能が正しいことを確認したと説明している。

検証対象となったFIPS 203、204、205は、2024年8月にNISTが承認した最初の3つのポスト量子暗号標準である。3規格は同じ仕事を重複して担うわけではない。

規格 アルゴリズム 主な役割
FIPS 203 ML-KEM 公開回線上で共有鍵を確立する鍵カプセル化
FIPS 204 ML-DSA モジュール格子に基づく電子署名
FIPS 205 SLH-DSA ハッシュ関数に基づくステートレス電子署名

FIPS 203と204は格子問題を使う一方、FIPS 205はハッシュ関数を基礎に置く。QCIMが3規格に関係する処理を実行したという結果は、1種類の格子暗号専用回路より広い処理範囲を狙う設計が、少なくとも検証環境では成立したことを示す。ただし、NISTがQCIMを認証したわけではなく、規格への完全な適合性を示す試験結果も発表されていない。

演算をメモリへ寄せる設計

QCIMは完成品のチップ名ではなく、合成可能なソフトIPとして提供する暗号アクセラレーターの設計である。BTQは暗号アーキテクチャを担う。韓国のICTKはセキュア半導体と物理的複製困難関数（PUF）の技術を持ち寄る。ITRIは半導体の設計、統合、検証を担当する。用途に応じてASICやFPGAへ組み込み、異なる製造プロセスへ移せる構成を目指している。

中核にあるのは、暗号演算をメモリサブシステム内で実行する発想だ。通常のプロセッサーはメモリからデータを読み出し、演算器で処理した結果を再びメモリへ戻す。BTQは、ポスト量子暗号が扱う大きな作業データではこの往復が遅延と電力消費を増やすと説明する。QCIMはメモリに近い場所で単純なビット演算を多数並列に進め、転送量を減らそうとしている。

もう1つの狙いが暗号アジリティーだ。専用回路を1つのアルゴリズムに固定すると、標準の改訂や採用方式の変更にハードウェア交換で対応しなければならない。QCIMは命令や処理の組み合わせを変え、従来暗号と複数のポスト量子暗号を同じブロックで扱う設計を採る。FIPS 203から205までを横断した今回の検証は、この再構成可能性を確かめる最初の材料になった。

ただし、柔軟性と効率は自動的に両立しない。用途を絞った固定回路は高い性能を出しやすい一方、再構成可能な回路には制御やメモリの負担が加わる。QCIMが量産品へ入るには、複数方式を扱える利点が回路面積と消費電力の増加を上回ることを、実測で示す必要がある。

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先行チップとQCIMの違い

ポスト量子暗号をハードウェアで加速する試みは、QCIMが初めてではない。MITの研究チームが2019年に発表した「Sapphire」は、TSMCの40nm低電力CMOSで実際に製造された構成可能な格子暗号プロセッサーだった。暗号コアは0.28平方ミリメートルに収まり、106,000個の論理ゲートと40.25キロバイトのSRAMを使って、当時NISTの選考第2ラウンドにあったKyberやDilithiumなどを動かした。

Sapphireは格子暗号向けの多項式演算とサンプリングを効率化し、低電力機器でポスト量子暗号を実行できることを実シリコンで示した。この先例があるため、28nmというプロセス寸法だけではQCIMの新しさを説明できない。QCIMが打ち出す違いは、メモリ中心の演算方式を合成可能なIPとして配り、2024年に確定した3規格の処理を1つの再構成可能なブロックへまとめる点にある。

比較にはなお空白が残る。Sapphireはチップ面積、ゲート数、SRAM容量を開示し、実シリコンで性能とエネルギー効率を測った。一方でBTQはQCIMの製品ページでサイクル数や性能見積もりを掲載しているものの、8月の検証結果として測定条件や比較対象を示していない。現段階で両者の優劣を数字で結ぶことはできない。

性能値は次の試作チップで決まる

開発は次に、QCIMコアをより大きなシステムへ組み込むモジュールレベルの統合、検証、妥当性確認へ進む。ここではコア単体の機能に加え、周辺回路やインターフェースと接続した状態で、処理性能と相互運用性を保てるかを調べる。BTQは結果を踏まえ、製造、顧客向けデモ、用途別の製品構成を判断する方針だ。

BTQは2026年末までに、主要顧客と戦略パートナーへ試作チップを送り、性能と機能を評価してもらう見通しも示した。これは確定した出荷日ではない。発表文は、後続の統合と検証が成功することに加え、ファウンドリーの供給力、顧客要件、開発資源を前提として挙げている。

試作段階で必要なのは、「高速」「低消費電力」という形容ではない。どの動作周波数と電圧で、各FIPS処理に何サイクルを要し、1回の処理が何ジュールで済むかという数字だ。IPとして採用を広げるなら、回路面積、必要なSRAM容量、サイドチャネル攻撃への対策も欠かせない。年末の顧客評価でこれらの条件がそろえば、QCIMは設計検証を終えた技術から、搭載判断ができる半導体IPへ進める。