シリコン貫通電極

シリコン貫通電極（Through-Silicon Via、TSV）とは、シリコンダイを厚み方向に貫通させて形成した微細な電極により、複数のダイを電気的に垂直接続する三次元集積技術である。ワイヤボンディングに比べて配線長を大幅に短縮でき、信号遅延や消費電力を抑えつつ高密度な入出力を確保できる点が特徴である。現在では高帯域幅メモリ（HBM）をはじめとする積層メモリ製品の中核技術として広く採用されている。

概要

TSVは、シリコンダイに微小な穴を開けて導電材料を充填し、上下のダイ間を直接接続する構造を持つ。これにより複数のDRAMダイを垂直に積層し、単一パッケージ内で広い帯域幅を実現するHBMのような製品が可能になっている。積層数が増えるほどTSVの本数と密度も増加するため、貫通電極の微細化と歩留まり向上が製造上の重要な課題となっている。

技術的位置づけ

TSVはダイ内部の垂直接続を担う技術であり、ダイ同士を並べて接続するEMIBのようなブリッジ技術や、パッケージ全体を再構成するチップレット統合技術とは役割が異なる。AI向け半導体では、演算チップとメモリの間のデータ転送量がボトルネックとなる「メモリウォール」が課題視されており、TSVを用いたメモリの垂直積層は、この帯域制約を緩和する手段として位置づけられている。また積層ダイ間の熱設計や、接合を担うTCボンダーなどの周辺装置の性能も、TSVを活用した製品の実用化を左右する要素となっている。

主要な動向

2026年に入り、TSVを基盤とするメモリ技術の開発競争が一段と活発化している。2026年5月にはSK hynixが、HBM内部に冷却機構を直接組み込む新技術「iHBM」を発表し、TSVによる積層構造がもたらす放熱課題への対応を進めていることを示した。2026年6月にはSamsungの未来技術育成事業に採択された垂直ダイ集積パッケージング研究が、既存HBMに対してI/O性能や帯域幅で優位性を示す成果を提示し、TSVを用いた垂直統合の発展余地が示された。同時期には、NVIDIAがHBMのベースダイを自社開発し3nmプロセスで製造することを目指しているとの情報も広がり、TSVを含むメモリスタッキング技術の内製化に向けた動きが業界内で注目されている。

さらに2026年6月にはIntelが、HBM4やUCIeに対応する先進パッケージング技術「EMIB-T」を発表し、TSVによるダイ積層とブリッジ接続を組み合わせた統合アプローチを示した。同月にはSK hynixが先進パッケージング事業への大規模投資を発表し、HBM生産における自立化を進める動きも報じられている。加えて、次世代メモリ規格である高帯域幅フラッシュ（HBF）の商用化に向け、TSVを含む積層構造の接合を担うTCボンダーの開発競争も進んでおり、韓国メーカーが先行する構図が報じられている。2026年6月のASML決算では、メモリ向け装置の売上がロジック向けを上回ったことが示され、TSVを核とするメモリ積層技術への投資が半導体産業全体の重心を変えつつあることがうかがえる。