最新GPUの10倍の電力効率：SK hynixとTetraMemが開発した次世代AIチップの全貌

スマートフォンの顔認識や音声処理が瞬時に完了する裏側では、膨大なデータがプロセッサとメモリの間を絶え間なく往復している。チップの内部において、計算処理そのものが消費するエネルギーは意外なほど少ない。電力を最も食い荒らし、発熱の元凶となっているのは、計算の舞台へとデータを移動させるプロセスだ。AIモデルのパラメータ数が数十億から数兆規模へと膨張する中、計算ユニットと記憶領域が物理的に分離された従来のフォン・ノイマン型アーキテクチャは、データ転送の遅延と電力消費という根本的な壁に直面している。

このボトルネックを打破するアプローチとして、メモリセルそのものの内部で計算を完結させる「イン・メモリ・コンピューティング（IMC）」が台頭してきた。中でも、電圧をかけることで抵抗値をアナログ的に変化させ、電源を切っても状態を保持する不揮発性メモリ「メモリスタ（抵抗変化型メモリ：RRAM）」を用いたアーキテクチャは、大量の行列・ベクトル積和演算を並列かつ極低電力で実行する基盤として期待を集めている。

軽量化の要「Depthwise Convolution」が抱える物理的なジレンマ

IMCは優れた概念だが、いかなる計算にも万能というわけではない。全結合層や通常の畳み込み（Convolution）のように、データが密に共有され、何度も再利用される演算において、メモリスタが形成するクロスバーアレイ（格子状の回路網）は圧倒的な効率を叩き出す。しかし、電力容量や発熱に厳しい制約があるモバイル端末などでは、計算量を劇的に減らした軽量なAIネットワーク（MobileNetなど）を採用せざるを得ない。この軽量アーキテクチャの核となる演算手法が「Depthwise Convolution（DWC）」だ。

通常の畳み込み計算が、すべての入力チャネル（例えば画像のRGBすべて）の情報を統合して一つの出力を得るのに対し、DWCは入力チャネルごとに完全に独立した空間フィルタを適用する。絵の具の比喩を用いるならば、複数の色をパレットの上で混ぜ合わせるのではなく、赤は赤の筆で、青は青の筆で互いに干渉させることなく別々にキャンバスへ塗っていくような処理構造を持つ。この独立性が、モデルの計算負荷を大幅に引き下げる。

しかし、このチャネル間の独立性が、アナログIMCの物理構造と深刻なミスマッチを引き起こす。DWCの演算を従来の格子状クロスバーアレイにそのまま割り当てると、各入力データが特定のフィルタにしかアクセスしないため、大半のメモリセルが計算に関与しない空白地帯となる。メモリの利用率が数%にまで著しく低下し、データの並列処理が阻害され、結果としてIMC本来の恩恵が失われてしまうという物理的なジレンマが存在した。

ジグザグ配線が導くメモリ利用率約100%の最適解

この物理的な非効率を、シリコン上の配線構造そのものを変革することで解決したのが、米国の半導体スタートアップTetraMemと韓国SK hynixの研究チームである。彼らは、DWC専用のハードウェアアクセラレータを含む、メモリスタベースのシステム・オン・チップ（SoC）プロトタイプを共同開発した。

問題の根源は、データを読み書きするための選択線（SEL）が、チップ上で水平あるいは垂直に真っ直ぐ引かれていることにあった。直線的な配線では、独立したフィルタを持つDWCの重みデータを配置した際、一度の命令で活性化できるセルが回路の対角線上のごく一部に限られてしまう。

チームは、トランジスタのゲートを制御する選択線を、斜めに折り返す「ジグザグ状」に配線する独自のDWC専用クロスバー（dw-xbar）を考案した。特定の選択線をオンにすると、物理的な回路の対角線に沿って配置されたセル群が同時にオンになる。このアーキテクチャにより、1つの入力線（ワード線）から流れる信号に対して、無駄なセルを一切経由せずに必要な重みだけを並列に掛け合わせることが可能になった。不規則なアクセスパターンを持つDWCであっても、この特殊な構造はメモリ利用率を常に100%近くに維持する。

異種コアを束ねる司令塔——RISC-Vが制御するヘテロジニアス構造

演算効率の最適化は、チップ全体の消費電力の劇的な削減をもたらした。今回開発されたプロトタイプSoCは、合計10個のニューラル・プロセッシング・ユニット（NPU）を搭載する非均質（ヘテロジニアス）な設計を採用している。そのうち1つがDWC専用のジグザグ配線クロスバーであり、残りの9つは標準的なクロスバーとして、DWCの後に続く1×1のポイントワイズ畳み込み（PWC）などを処理する。

この複雑な異種コア構成をシームレスに連携させているのが、チップに内蔵されたRISC-VベースのCPUである。現代のAIモデルは単一の演算だけでなく、多様な処理の層（レイヤー）が連なって構成されている。内蔵CPUはデータの流れを差配する司令塔の役割を担い、ネットワークの層ごとに最適なハードウェアユニットへタスクを動的に振り分ける。DWCの層が来ればジグザグ配線のNPUへデータを流し、標準的な畳み込みの層では残りの9つのNPUへ処理を割り当てる。さらに、入力データの量子化スケールの調整や、アナログ演算特有の誤差補正など、ハードウェアとソフトウェアの境界をまたぐ緻密な制御をリアルタイムで実行している。

実測テストにおいて、チップ内のNPUコアは100MHz駆動時に21.3 TOPS/W（1ワットあたり毎秒21兆3000億回の演算）という極めて高い電力効率を記録した。

現在データセンターでAI開発の主力となっているNVIDIAのA100 GPUが、最適化された条件下でも約2.08 TOPS/Wの電力効率にとどまることを踏まえると、本チップはすでに10倍以上のエネルギー効率を達成している。最先端の28nmプロセスで製造されたSRAMベースのIMCチップが報告する17.2 TOPS/Wとも互角以上に渡り合う数値だ。プロトタイプが数世代古い65nmプロセスで製造されている事実を考慮すれば、アーキテクチャの根本的な優位性が強く裏付けられる。

DWCを導入した際の計算量削減効果は、数学的にも明白である。標準的な畳み込み演算と、DWCを用いたDepthwise-Separable Convolution（DSC）の積和演算（MAC）回数の比率は以下のように定式化される。

この式は、出力チャネル数（$n$）や空間フィルタの面積（$K\_hK\_w$）が大きくなるほど式の値がゼロに近づき、DSCが計算コストを劇的に圧縮することを意味している。代表的な3×3のフィルタサイズと32チャネルの条件を当てはめると、計算量は通常の約7分の1にまで一掃される。

アナログ特有の「揺らぎ」をねじ伏せる動的補正技術

極めて高い効率を誇るアナログ回路だが、環境ノイズやデバイスの製造ばらつきに対して脆弱であるという宿命を背負う。デジタル回路の「0」か「1」かとは異なり、メモリスタに書き込まれる抵抗値は連続的な物理量であるため、プログラミング時の微小な誤差が積み重なり、最終的な推論の精度を低下させる。

本研究では、製造プロセスと回路設計の両面からこの揺らぎに対処している。まず製造面において、SK hynixのファブはアモルファス$\text{HfO}\_2$（酸化ハフニウム）薄膜をスイッチング層に採用し、高温プロセス後も酸素空孔の濃度を均一に保つ緻密な制御を行った。

さらに回路設計として、複数のサブアレイを用いた動的補正機構を組み込んだ。最初のメモリセルに数値を書き込んだ際に生じた物理的な誤差をシステムが読み取り、その誤差を正確に打ち消すようなスケーリング係数を計算して、隣接する二つ目のセルに書き込む。これら二つのセルの出力を足し合わせることで、実効的に約4ビットの重み精度をハードウェア上で安定して確保した。

チームは、カスタム設計されたハードウェアの挙動を模倣するソフトウェアパイプラインを構築し、MobileNetV1をベースにした人物検知タスク（Visual Wake Words）をチップ上で実行した。その結果、実機のハードウェア推論精度は80.36%に到達した。これは、ソフトウェア上で誤差なく計算された4ビット量子化モデルの精度（79.34%）と同等水準であり、アナログ特有の非理想性が実用レベルで完全に制御されていることを証明した。

HBMの覇者・SK hynixが描く「記憶しないメモリ」の戦略的意義

今回の共同研究において見逃せないのが、韓国SK hynixが深く関与しているという産業的な文脈である。同社は現在、NVIDIAのAI半導体に不可欠な広帯域メモリ（HBM）の市場を牽引し、世界的なAIブームの恩恵を最も受けている企業のひとつだ。しかし、HBMはあくまで「プロセッサのすぐ横に超高速なデータ倉庫を並べる」という力技のアプローチであり、究極的な消費電力の問題を完全に解決するものではない。

SK hynixは、HBMの先にある次世代のコンピューティング・パラダイムをすでに見据えている。それが、データを「記憶する」だけでなく自ら「計算する」メモリの探求だ。脳の神経回路網（ニューロモルフィック）に近いこのアナログIMCのアプローチは、大電力を消費するクラウド側ではなく、電力に厳しい制約があるエッジ側でその真価を発揮する。従来のメモリ製造の強みを生かしつつ、新しい計算パラダイムの主導権を握るという、SK hynixの明確な戦略的布石がこのチップには刻まれている。

エッジAIの自律化に向けた次のマイルストーン

本チップがもたらす極低電力でのAI推論が実用化されれば、私たちの身の回りのデバイスは劇的な進化を遂げる。例えば、バッテリーの重量と容量が飛行時間を直撃する小型ドローンにおいて、クラウドに映像を送信することなく、機体上で瞬時に障害物を検知し自律回避するシステムが実現する。あるいは、ミリ単位のバッテリースペースしか許されないARスマートグラスが、ユーザーの視界に入る物体を一日中リアルタイムで認識し続けることも可能になる。さらには、ネットワーク接続が完全に遮断された環境下でも、極めて高い精度で人影を検知するスマートホームカメラなど、AIが真に偏在する世界が広がる。

今回のSoC開発は、単なる回路設計の概念実証ではない。商用ファウンドリの量産プロセスに特殊なメモリスタ構造を統合し、実際のAIタスクでエンドツーエンドの動作を検証しきったという事実こそが、このプロジェクトの最大のブレイクスルーである。

計算と記憶の境界を融解させるこのアプローチは、巨大なデータセンターの演算力に頼ることなく、バッテリー駆動の小さなエッジデバイスが自律的に高度なAIを実行する未来の基盤となる。アナログIMC向けの完全な自動コンパイラの開発や、さらなる多層ネットワークへのスケールアップなど、解くべきエンジニアリング上の課題は残されている。しかし、長きにわたってコンピューターサイエンスを支配してきたフォン・ノイマン・ボトルネックの呪縛からAIを解放する物理的な道筋は、確かに結像しつつある。