AMDが次世代AIラック「Helios 500」に搭載するCPU「Verano」の詳細が明らかになった。Zen 6を採用する72コア構成とZen 6cを採用する192コア構成が用意され、LPDDR5Xメモリの理論ピーク帯域は約800GB/sになる見通しだ。競合するNVIDIAの「Vera」は最大1.2TB/sのメモリ帯域を備えており、Veranoはその約3分の2にとどまる。ただし、両社のCPUはコア数も想定する用途も異なり、メモリ帯域だけで性能の優劣を判断することはできない。Veranoで注目すべきなのは、CPU単体のメモリ性能を追求するのではなく、GPUとの高速接続と電力効率を優先しているとみられる点だ。
VeranoはGPUラック向けに最適化されたCPU
AMDは2026年7月23日の発表で、次世代AIラック「Helios 500」にInstinct MI500シリーズGPUとEPYC「Verano」を採用すると明らかにした。MI500シリーズは2027年の投入を予定しており、Helios 500には次世代のPensandoネットワーク製品「Como」と「Monza」も組み合わせる。現在のHeliosは72基のInstinct MI455X GPUと18基のEPYC「Venice」CPUで構成されており、Veranoはその後継世代を担う。さらに、AMDは11月10日の技術説明会でVeranoの詳細を公開し、2027年後半に出荷を開始する計画を示した。
Veranoは、汎用サーバー向けのVeniceと同じZen 6世代のCPUだが、構成は大きく異なる。パッケージには6個のCPUコア複合体ダイ（CCD）と2個のI/Oダイを搭載し、Zen 6を採用する72コア構成では最大5.3GHz、Zen 6cを採用する192コア構成では最大4.1GHzで動作する。ComputerBaseの報道によると、パッケージ上には物理的な配置を整えるためのダミーダイも2個搭載される。最大256コアに対応するVenice SP7とは異なり、Veranoはコア数を抑える一方で、メモリやGPUとの接続をラック向けに最適化している。
メモリには従来のサーバー向けDDR5 RDIMMやMRDIMMではなく、低消費電力のLPDDR5Xを採用する。2個のI/Oダイに合計4個のメモリコントローラを接続し、24チャネル、最大8,533MT/sの構成に対応する。メモリは交換可能なSOCAMM2モジュールとして実装され、Verano自体はソケットに装着する方式ではなく、基板へ直接はんだ付けするBGAパッケージとなる。The Registerの11月10日の取材記事で、AMDのMadhu Rangarajan氏は、LPDDR5Xではコネクターによる信号品質の低下を抑える必要があるため、CPU側にBGA実装を採用したと説明している。
この設計には、電力効率と保守性の両面で特徴がある。AMDはLPDDR5XとSOCAMM2に関する技術解説で、低消費電力メモリと交換可能なモジュールを組み合わせることで、サーバーの省電力化と保守性を両立できると説明している。SOCAMM2は一般的なDIMMよりコンパクトで、基板に対して水平に取り付けられるため、冷却機構の設計にも有利だという。ただし、メモリモジュールは交換できてもCPU自体は基板にはんだ付けされるため、CPUだけを取り外して交換することは難しい。
Veranoの開発方針について、Rangarajan氏はThe Registerに対し、CPUとGPUを統合したラック規模のシステム向けに設計していると説明した。また、競合するのはCPU単体のVeraではなく、VeranoとGPUを組み合わせたシステム全体であり、NVIDIAのVera Rubinに対抗する位置づけだと述べている。実際、NVIDIAはVeraをGPUホストだけでなく、AIエージェントの処理やデータ分析などを担う独立したCPUサーバーにも展開している。これに対してVeranoは、Instinct GPUを効率よく稼働させることに重点を置いた製品となる。
コア当たりのメモリ帯域はVeraの約31〜81%
Veranoの理論ピークメモリ帯域は約800GB/sとされている。一方、NVIDIAの公式技術資料によると、Veraは88個の独自設計「Olympus」コアを搭載し、LPDDR5Xメモリで最大1.2TB/sの帯域を備える。CPU全体のメモリ帯域ではVeranoがVeraの約67%となるが、コア数を考慮すると構成によって差が広がる。
| CPU | コア数 | 理論ピークメモリ帯域 | コア当たり帯域 | Vera比 |
|---|---|---|---|---|
| AMD Verano（Zen 6） | 72 | 約800GB/s | 約11.1GB/s | 約81% |
| AMD Verano（Zen 6c） | 192 | 約800GB/s | 約4.2GB/s | 約31% |
| NVIDIA Vera | 88 | 最大1,200GB/s | 約13.6GB/s | 100% |
※Veranoの帯域は報道値、VeraはNVIDIAの公称最大値。いずれもCPU 1基当たりの理論ピーク帯域を物理コア数で割った単純計算であり、実測性能を表すものではない。
Veranoの72コア構成では、約800GB/sを72で割った約11.1GB/sが1コア当たりの帯域となる。192コア構成では約4.2GB/sまで下がり、Veraの約13.6GB/sと比べると約31%にとどまる。これは多数のCPUコアが同時にメモリへアクセスする場合、192コア構成では帯域の競合が起きやすい可能性を意味する。ただし、CPUの処理速度はキャッシュの効率、メモリアクセスの頻度、演算性能などにも左右されるため、コア当たり帯域が31%だからといって、処理性能もVeraの31%になるわけではない。
また、Veranoと従来のVeniceを比較する際にも、メモリ構成の違いを考慮する必要がある。AMDが公開した仕様によると、Venice SP7の最大メモリ帯域はMRDIMM使用時に約1.6TB/sであり、Veranoの約800GB/sはその半分にあたる。しかし、Venice SP8の最大帯域は約819GB/sで、Veranoとほぼ同水準だ。したがって、VeranoがVenice全製品に対してメモリ帯域を半減させたわけではなく、最大帯域を重視するSP7とは異なる設計上の選択をしたと捉えるべきだろう。
VeranoがLPDDR5Xを採用した背景には、メモリの消費電力を抑える狙いもある。The Registerによると、AMDは従来のRDIMMに比べてメモリの消費電力を約30〜40%削減できると説明している。CPU自体のメモリ帯域を最大化するより、GPUラック全体の電力予算を有効に使うことを重視した設計と考えられる。これはAMDが公式ブログで掲げる、AIラック全体のワット当たり性能を最適化するという方針とも一致する。
メモリ帯域を抑える一方、GPUとの接続は高速化
VeranoではCPUとGPUを接続するインターコネクトにも変更が加えられている。The Registerによると、AMDのxGMI（Infinity Fabricを利用した高速チップ間接続）は、Veniceの1レーン当たり64GbpsからVeranoでは112Gbpsへ高速化する。レーン当たりの信号速度は1.75倍となり、GPUとのデータ転送を高速化する方向で設計が進んでいる。一方、VeranoのPCI Express接続については、AMDの技術説明会資料を基にしたPC Watchの報道で、PCIe 6.0を96レーン備えることが確認されている。
The Registerは、AMDがメモリコントローラの構成を変更し、I/Oダイ上の回路面積を高速SerDes（シリアライザ／デシリアライザ）へ振り向けた可能性を指摘している。これは公開された構成からの推測であり、AMDが回路面積の配分を具体的に説明したわけではない。それでも、SP7よりメモリ帯域を抑えながらxGMIの信号速度を引き上げていることは、CPU内部のメモリ処理能力だけでなく、GPUとの通信を重視した設計であることをうかがわせる。
もっとも、レーン当たりの転送速度が1.75倍になっても、CPUとGPUの総帯域が同じ割合で増えるとは限らない。実際の帯域はリンクの本数や接続先、伝送効率などによって決まるためだ。NVIDIAはVeraとRubin GPUの間に第2世代NVLink-C2Cを採用し、公式発表では最大1.8TB/sのコヒーレントなCPU-GPU間帯域を公称している。AMDがVeranoとGPUを何本のリンクで接続するかは明らかになっておらず、現時点ではVera Rubinに対する帯域上の優劣を判断できない。
CPUとGPUの搭載比率も重要になる。現在のHeliosはCPU 1基に対してGPU 4基という構成だが、Vera Rubin NVL72はCPU 36基とGPU 72基で、CPU 1基当たりGPU 2基となる。The Registerは、VeranoもGPU 2基に対してCPU 1基の構成ならVera Rubinと同等のチップ間帯域を確保できる可能性がある一方、現行Heliosと同じ1対4の比率では、GPU当たりの帯域が約448GB/sにとどまる可能性があると試算している。ただし、この数字は接続構成を仮定した推計であり、Veranoの確定仕様ではない。
電力効率と保守性にも残る課題
VeranoのLPDDR5X採用は、帯域や消費電力だけでなく、システムの信頼性にも関係する。AMDはSOCAMM2に関する公式技術解説で、LPDDR5Xベースのメモリモジュールは、従来のサーバー向けRDIMMと比べてRAS（信頼性・可用性・保守性）機能がまだ十分に成熟していないと指摘している。特に、長時間連続稼働を前提とするサーバーで重要なエラー訂正や障害時の動作継続については、従来のRDIMMが持つ機能との差を埋める必要があるという。AMDは当面、ソフトウェア側で障害への耐性を確保できる用途を中心にLPDDR5Xの採用が進む可能性を示している。
保守の面では、CPUのBGA実装も運用上の制約になる。交換可能なSOCAMM2メモリは故障時の対応を容易にするが、CPUは基板に固定されるため、故障や世代更新の際にCPU単体を交換する一般的なサーバーとは事情が異なる。AIラックの調達ではCPUの仕様だけでなく、基板単位の交換費用、保守契約、冷却設備との互換性も評価する必要がある。CPUとGPUを一体で最適化する設計は性能や電力効率の面で有利になる可能性がある一方、運用の自由度を制限する側面もある。
Veranoの評価を左右する2027年の最終仕様
Veranoの性能を判断するうえで、まず確認したいのは製品出荷時のメモリ帯域だ。現在報じられている約800GB/sはLPDDR5X-8533を前提とした理論ピーク値であり、AMDは出荷までにメモリ速度を引き上げる余地があるとしている。仮に72コア構成の帯域が約982GB/sまで増えれば、1コア当たり約13.6GB/sとなり、Veraの公称値と計算上は並ぶ。一方、192コア構成では同じ帯域に達しても1コア当たり約5.1GB/sであり、構成による違いは依然として大きい。
ただし、コア当たりメモリ帯域だけでVeranoの設計を評価するのは適切ではない。GPUホストCPUの役割は、データの前処理、GPUへの転送、通信やジョブの管理など多岐にわたる。実際のシステム性能を左右するのは、CPUのメモリ帯域だけでなく、GPUとの接続帯域、転送遅延、メモリ容量、CPUの処理性能、ソフトウェアによる処理分担などの組み合わせだ。VeraとVeranoでは想定する用途にも違いがあるため、両者を比較するには同等のGPU構成とワークロードを用いた評価が欠かせない。
もう一つの注目点は、Helios 500で採用されるCPUとGPUの搭載比率だ。VeranoのxGMIがVeniceより高速化していることは報じられているものの、GPUに割り当てられる実効帯域はラックの構成によって変わる。仮に出荷時のCPU-GPU間帯域がVera Rubinに届かなかったとしても、それだけでVeniceからGPU接続を重視する方向へ設計を変更したという見方が否定されるわけではない。ただし、競合製品に対する接続性能の優位を主張するには、実際のリンク構成と総帯域の確認が必要になる。
AMDはVeranoを、汎用サーバーCPUの単純な後継製品ではなく、Instinct GPUと一体で動作するAIラック向けの専用CPUとして位置づけている。LPDDR5Xによる電力効率の改善とxGMIの高速化は、その設計方針を具体化したものといえる。2027年後半に予定される投入に向け、最終的なメモリ帯域とGPU接続仕様に加え、ラック全体の処理性能、消費電力、保守条件が明らかになるかが注目される。
