テクノロジー
IBM、2nmより50%速く70%省エネな「0.7nm」ナノスタック技術の開発に成功
IBMが世界初のサブ1nm半導体技術「ナノスタック」を発表。トランジスタを3次元に積層する新設計で爪サイズのチップに約1000億個を集積し、2nmチップ比で最大50%の性能向上または70%の省エネを実現した。量産化は5年後の見通しで、Rapidusなどとの製造ライセンス展開が焦点になる。
Term
CFET
別名: Complementary FET, CFET
Overview
最終更新: 2026年7月9日Complementary Field-Effect Transistorの略。n型とp型のトランジスタを上下に積み重ねることで、従来の水平配置に比べて回路面積を大幅に削減できる次世代の構造。2030年代初頭の実用化が期待されている。
Mentioned Articles
4 件
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External Mentions
10 件- arXivAre gate-all-around 2D CFETs the optimal architecture for the A2 node and beyond?
- arXivSelf-Heating and Parasitic Effects in Multi-Tier CFET Design
- arXivScaling Two-Dimensional Semiconductor Nanoribbons for High-Performance Electronics
- arXivDesign Optimization of Flip FET Standard Cells with Dual-sided Pins for Ultimate Scaling
- arXivA Novel Thermal Network Model and Electro-Thermal Coupling Study for NSFETs and CFETs Considering Thermal Crosstalk
- arXivA Novel Design for SRAM Bitcell with 3-Complementary-FETs
- Hacker NewsIntel, Samsung, and TSMC Demo 3D-Stacked Transistors
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