現在の半導体産業において、シリコンをチャネル材料としたトランジスタの微細化は物理的な限界に直面している。プロセスの微細化が進みナノスケールの領域に突入するにつれて、ソース・ドレイン間の距離が極限まで接近し、ゲートによる電子の制御が効かなくなる短チャネル効果が極めて顕著になる。これにより、オフ時のリーク電流の増大や消費電力の悪化、発熱の問題が深刻化し、従来の微細化法則を維持することが困難になりつつある。
これに対する有力な代替手段として、遷移金属ダイカルコゲナイド（TMD）と呼ばれる2D材料が長年にわたり研究されてきた。二硫化モリブデン（MoS2）や二硫化タングステン（WS2）、二セレン化タングステン（WSe2）といったTMD材料は、原子レベルの薄さを持ちながら優れた電気的特性を維持する特性を持つ。TMD材料は、1つの遷移金属原子が2つのカルコゲン原子に挟まれたサンドイッチ構造を持ち、グラフェンとは異なり適切なバンドギャップを有しているため、論理演算を行うトランジスタのチャネル材料として理想的なスイッチング特性を発揮する。
この極薄の2D構造は、極端に短いゲート長やチャネル長においても、チャネルに対する強力な静電制御を可能にする。シリコンが微細化の果てに直面する量子トンネル効果などの物理的限界を克服できるポテンシャルを秘めており、次世代のGAA（Gate-All-Around）トランジスタやCFET（Complementary FET）アーキテクチャへの応用が強く期待されている。TMD材料の適用により、キャリア移動度を許容範囲内に維持しつつ、高性能な極小スケールのロジックデバイスを実現することが、世界中の半導体研究機関にとっての技術的な最終目標とされてきた。
研究室から工場へ：300mmウェハーでの50nmピッチ統合
これまで2D材料トランジスタの開発は、主に実験室規模における小規模な単体デバイスの実証にとどまっていた。産業界が求める300mmウェハーでの量産プロセスにおいて、業界標準となる寸法でn型およびp型の電界効果トランジスタ（FET）を統合することは、長らく極めて困難な技術的障壁であった。TMD材料の繊細さゆえに、既存のシリコンベースのCMOS製造ラインへそのまま導入することはできず、歩留まりの低さやウェハー全体での均一性の欠如、成膜時の不純物混入による性能劣化が実用化を強固に阻んでいた。
2026年のIEEE/JSAP VLSIシンポジウムにおいて、imec、ASML、TSMCの研究コンソーシアムは、この長年の障壁を突破する歴史的な成果を発表した。nFETにMoS2、pFETにWS2またはWSe2を使用し、コンタクト・ポリ・ピッチ（CPP）50nmという微細な寸法で両極性のトランジスタを同一の300mmウェハー上に統合したのである。このプロセスにおける正常動作トランジスタ（オン・オフ比が10の5乗を超えるデバイス）の歩留まりは94%に達し、大量生産に向けたスケーラビリティと製造プロセスの堅牢性が明確に実証された。
この歴史的成果の裏には、世界トップクラスの技術を持つ3者の強固な協力体制が存在する。先端半導体研究を牽引するimecのインテグレーション能力、最先端のEUV露光装置を独占供給するASMLのリソグラフィ技術、そして世界最大のファウンドリであるTSMCの高品質な材料合成技術が融合した結果である。それぞれが「研究・製造装置・量産技術」の分野で培った専門知を結集させることで、単独の企業や研究機関では突破不可能だったギャップを埋めることに成功している。
50nmというCPPは、ゲート長とソース・ドレイン間のコンタクト長によって決定される、半導体微細化における極めて重要な指標である。従来、2D材料トランジスタはコンタクト抵抗を低く抑えるために物理的に大きな接触面積を必要とし、これが微細化の決定的な妨げとなっていた。今回の成果は、ASMLとの緊密な連携により最適化されたシングルパターニングEUV（極端紫外線）リソグラフィを大胆に採用することで、トランジスタの性能を落とすことなくこのCPPを実現している。ASMLの報告によれば、最小28nmのチャネル長を持つTMDトランジスタの作製に成功しており、最先端のトランジスタノードと完全に互換性のあるピッチを達成した。
課題を克服したリバースTFT構造と高度な材料工学
今回のプロセスでは、従来の2D材料トランジスタの作製手法とは根本的に異なる「リバース」薄膜トランジスタ（TFT）製造フローが採用された。従来の構造では、原子レベルで極薄のTMD層の上から金属コンタクトを形成しようとすると、材料の結晶格子が破壊され、高いショットキー障壁が形成されることでコンタクト抵抗が跳ね上がるという致命的な問題があった。このアーキテクチャでは、その問題を回避するために下部にコンタクトを配置し、その上にオーバーラップする形でゲート電極を堆積させている。具体的には、あらかじめパターニングされタングステンが緻密に充填されたトレンチ（溝）の上にTMDチャネル材料を転写することで、この独特な立体構造を形成する。
この独特なアーキテクチャの採用により、ゲート電圧を0Vに設定した際のオフ電流を極めて低く抑えることに成功している。また、チャネル長を最小28nmまで縮小しながらも、リーク電流を徹底的に低減し良好な電流・電圧特性を確保した。特にWSe2を用いたpFETにおいては、最高クラスの実験室レベルのデバイスに肉薄する高い性能を叩き出しており、TMDトランジスタにおける長年の課題であるpFETの性能不足に対する一つの決定的な解答を提示している。
このpFETの大幅な性能向上は、高度な材料工学のブレイクスルーによって強固に支えられている。TSMCは高品質な合成WSe2二分子層を提供し、imecはこの二分子層の特性を巧みに利用した。具体的には、上部層を意図的に酸化してゲート酸化膜（HfO2）の確実な堆積を支持する中間層に変換し、下部層を高品質なチャネルとして機能させるという手法である。これにより、従来の課題であったHigh-kゲート絶縁膜のTMD表面への均一な成膜という難題をクリアしている。
バックエンドおよびウェハー裏面実装がもたらすアーキテクチャの進化
この300mmウェハー統合技術は、ロジックデバイスの平面的な微細化をさらに推し進める。また、研究機関であるimecは、将来のロジック技術ロードマップ（A7ノード以降）において、バックエンド・オブ・ライン（BEOL）やウェハー裏面（バックサイド）へ実装する壮大な計画を描いている。
高性能なメインのロジック回路には引き続きシリコンチャネルのCFETを適用し、電源管理やI/Oなどの周辺回路を2D材料ベースのデバイスとしてBEOLやウェハー裏面に配置するアプローチである。2D材料の原子レベルの薄さは、限られたスペースへの積層を極めて容易にし、複雑なCFETアーキテクチャの構築において物理的かつ熱的な制約を劇的に緩和する。ウェハー裏面でのアクティブデバイス形成が可能になれば、配線層の最適化や電源供給網（Backside Power Delivery Network）の効率化が一段と進み、チップ全体の電力効率と処理性能が飛躍的に向上する。
商業化に向けた残された課題と市場の反応
今回のコンソーシアムによる発表はあくまで研究段階の大規模実証であり、即座に商用製品へと結びつくものではない。本格的なファウンドリでの量産移行に向けては、大面積における材料堆積の均一性確保や、長期間駆動の信頼性といった実務的な課題が複数残されている。くわえて、ウェハーあたりの製造コスト削減も量産移行に向けて必須となる。業界関係者の予測では、これらの技術が実際の商業用チップに実装され市場に流通するのは2030年代後半以降になると見込まれている。
一方で、金融市場はこの技術的進展と参加企業であるASMLの強気な資本政策に対して即座に反応を示した。ASMLは並行して1日あたり約1,600万ユーロ規模の自社株買いを実行しており、同社の株価は上場来最高値圏を推移している。次世代半導体製造におけるEUVリソグラフィ技術の独占的地位と、TSMCをはじめとするメガファウンドリやimecとの強固な研究開発エコシステム構築は、技術革新を長期的かつ安定的に支える事業基盤の盤石さを投資家に強く示している。
