AIチップの熱問題を救う新構造。抵抗を50分の1にし次世代「テルル半導体」の実用化を加速させるブレイクスルー

人類が積み上げてきた演算能力の歴史は、物理的なスペースとの苛烈な戦いであった。すべての現代的コンピューティング環境において、技術者たちは電子回路をひたすらに平面的に縮小し、シリコンの微細化による性能向上を追い求めてきた。だが、半導体の集積度に関する経験則であるムーアの法則は今、原子スケールという絶対的な物理限界の前に立ちすくんでいる。とりわけ、大規模言語モデルを筆頭とする人工知能の爆発的な進化とデータ処理量の急増に伴い、計算を担うロジック回路とデータを保管するメモリ素子の間の通信遅延とエネルギー損失、いわゆるフォン・ノイマン・ボトルネックが致命的な障害となっている。どれほど高速な演算器を用意しても、メモリからのデータ読み出しに膨大な時間と電力を消費してしまえば、システム全体は停滞を余儀なくされる。

この空間的・速度的な制約を打破する次世代アーキテクチャの本命が、ロジックとメモリを垂直に高層ビルのように積み上げる3D集積回路である。ここで一つの冷酷な熱力学の制約が牙を剥く。既存のシリコンチップの上に新たな回路層を直接重ねていくプロセス（バックエンド・オブ・ライン：BEOL）においては、下層に構築された精密な配線やトランジスタを熱で溶解・破壊しないよう、すべての製造工程を400℃以下という比較的低温の環境で完結させなければならない。高温での処理が前提となる従来の高品質なシリコン結晶は、この時点で候補から外れる。この過酷な要件を満たす新素材として、半導体業界の熱視線を浴びたのがテルル（Te）である。テルルは室温での安定性に優れ、低温プロセスでの大面積成膜が可能であり、キャリアである正孔（ホール）の移動度が極めて高い。

しかし、この有望な素材を実際の微細なスイッチング回路に組み込もうとした技術者たちは、深い絶望を味わうこととなる。韓国・浦項工科大学（POSTECH）の李炳勲（Byoung Hun Lee）教授率いる研究チームは、この長年半導体工学を苦しめてきた難題に対し、素材の化学的組成を変えるのではなく、極めて純粋な幾何学的アプローチで回答を出した。ACS Nano誌で発表された彼らの技術は、見えない量子の壁を三次元的な構造のトリックで無効化し、次世代半導体のロードマップを大きく書き換える道筋を提示している。

「薄さの呪縛」が招くエネルギーの渋滞：AI時代が直面する熱と空間の壁

テルルが優れたP型半導体材料であることは物理的な特性から明らかであるが、実用化の前に立ちはだかったのは「狭いバンドギャップ」という厄介な性質である。バンドギャップとは、電子や正孔が電流として流れ始めるために乗り越えなければならないエネルギーの堀の深さ、あるいは通行を制限するエネルギーの隙間を指す。この堀が浅いテルルでは、トランジスタのスイッチを完全にオフに設定しても、キャリアが勝手に堀を飛び越えてしまう。これが消費電力の増大と発熱の元凶となるリーク電流である。数億個から数百億個のトランジスタを密集させる現代のチップにおいて、微小な漏電の蓄積はただちにチップ全体の異常発熱と熱暴走を引き起こす。

このリーク電流を物理的に封じ込める有力な手段が、テルルを極限まで薄く削り落とすことであった。チャネル（電流の通り道）の厚さを5ナノメートル以下という原子数個分の極薄状態にまで加工すると、量子閉じ込め効果と呼ばれる物理現象が働き、実効的なバンドギャップが強制的に押し広げられる。これによってエネルギーの堀が深くなり、リーク電流は劇的に抑制される。

だが、物理学の法則は無慈悲な代償を要求する。チャネルを極限まで薄くした瞬間、今度は外部から電流を流し込む金属電極とテルル半導体の境界部分に、ショットキー障壁と呼ばれる巨大なエネルギーの壁がそびえ立つ。金属電極から半導体へキャリアが注入される際、極薄チャネルはキャリアを受け入れるための物理的な断面積が著しく狭くなっている。それに加え、量子閉じ込め効果で意図的に広げたバンドギャップが、そのまま電荷を弾き返す強固な段差へと変貌する。結果として、スイッチをオンにして電流を流そうとしても電荷が壁に阻まれて内部に侵入できず、コンタクト抵抗（接触抵抗）が非現実的なレベルにまで跳ね上がる。漏電を防ぐための加工が、デバイスを正常に駆動させることすら不可能にする。これが、極薄半導体開発において世界中の研究者たちを阻んできた「薄さのジレンマ」の正体である。

厚みでエネルギーを操る：ショットキー障壁を騙す幾何学のトリック

POSTECHの研究チームはこの閉塞状況に対し、シリコン半導体の製造工程で古くから用いられてきた隆起ソース/ドレイン（Raised Source and Drain：RSD）というアーキテクチャから着想を得た。彼らの導き出した設計思想は極めて明快である。電流の通り道となる主幹チャネル部分は、リーク電流を封じ込めるために4ナノメートルの極薄状態を厳格に維持する。その一方で、外部の金属電極と直接接する入り口と出口（ソースとドレイン）の部分にのみ追加のテルルを堆積させ、局所的に厚みを持たせたのである。

電線の物理的な接触面積を増やすだけの表面的な改良とは次元が異なる。テルルのような低次元的な性質を強く持つ薄膜半導体では、その物理的な「厚さ」の変動が、材料本来の電子状態、すなわちバンド構造を直接的に支配する。金属と接する領域を数ナノメートル分だけ厚くすることで、その部分でのみ量子閉じ込め効果が意図的に緩和され、バンドギャップが狭められる。

この現象の真意を、国境に設けられた入国審査ゲートに例えて翻訳する。全体を均一に極薄にした従来のトランジスタチャネルは、通行証の審査基準が極度に高く設定された狭隘な単一のゲートであり、そこには通過を待つ電荷の大渋滞（極めて高いコンタクト抵抗）が発生する。そこで研究チームは、国境のゲート部分にのみ巨大な多層階のターミナルを増築した。ゲートの領域が物理的な厚みを持ったことで、量子力学的な審査基準（エネルギー障壁）は大幅に緩和され、金属側から大量の電荷が一気に内部へと流れ込む。入国を果たした電荷の群れは、そのままスリムな単一の高速道路（4ナノメートルのチャネル）へと合流し、周囲へ漏れることなく一直線に目的地へと走り抜ける。物理的な寸法の変調が、見えないエネルギーバンドの形状を自在に歪め、ショットキー障壁という難所を迂回する見事なトンネルを掘り抜いたのである。研究チームはこれを「厚さ変調バンドエンジニアリング」と命名している。

数値が語る物理法則の制圧：極低温下での圧倒的駆動が意味するもの

この局所的な厚さ制御がもたらした成果は、実験データによって極めて高い性能向上として裏付けられている。以下のデータが示す通り、その差異は歴然としている。

RSD構造を持たない従来の極薄テルルトランジスタでは97.5 kΩ·μmに達していたコンタクト抵抗が、本構造を採用することで1.7 kΩ·μmへと急落した。実に50分の1という劇的な抵抗の低減である。

さらに研究チームは、このデバイスをマイナス196℃という極低温環境（液体窒素温度）に置き、その駆動性能を検証した。通常、温度が極端に下がると、半導体内部の電子や正孔は熱エネルギーを奪われ、障壁を越える力を完全に失う。もし界面のショットキー障壁が根本的に削り取られていなければ、極低温では電流が完全に遮断され、トランジスタは沈黙するはずである。しかし、RSD構造を採用した極薄テルルトランジスタは、マイナス196℃の環境下で完全にスイッチをオンにした際の電流値が、従来型と比較して17倍以上も増加するという驚異的な数値を叩き出した。

これは、熱の揺らぎによる電荷の「壁の乗り越え」に依存せず、真の意味でエネルギー障壁の幅が狭まり、量子力学的なトンネル効果を通じて電荷が金属と半導体の界面を自由に貫通している事実を証明している。極薄構造の内部において、これまでは背反関係にあった「低リーク」と「高駆動」という二つの特性が完全に同居したことを示す決定的瞬間である。

スパッタリングが拓く量産への道筋：巨大ファウンドリの次世代戦略を揺るがす波及効果

実験室における物理法則の証明という次元を超え、この研究が持つ真の産業的価値は、既存の半導体サプライチェーンにそのまま接続し得る量産性の高さにある。特筆すべきは、この複雑なバンドエンジニアリングを伴うRSD構造が、現代の半導体製造ラインで最も一般的な成膜技術である「スパッタリング」によって実装可能であるという事実だ。大面積かつ低温での均一な堆積が可能なスパッタリング設備は、すでに世界中のファウンドリに無数に導入されている。新たな原理を持つトランジスタを量産ラインに乗せる際、まったく新しい特殊な製造装置を巨額の投資で一から開発する必要がなく、既存インフラを居抜きで活用できることは、産業界にとって計り知れないメリットをもたらす。

現在のマクロな市場動向を見渡すと、台湾のTSMCや韓国のSamsungといった巨大ファウンドリは、2ナノメートル世代以降のロードマップにおいて、トランジスタを垂直に積み上げて集積度を稼ぐCFET（相補型電界効果トランジスタ）の実装に向けてしのぎを削っている。CFETの構築には、優れたP型（正孔を運ぶ）トランジスタとN型（電子を運ぶ）トランジスタを、下層の回路を壊さない低温プロセスで立体的に統合する技術が不可欠となる。韓国の学術界では並行して多様なアプローチが進行しており、大邱慶北科学技術院（DGIST）の研究チームが開発した二硫化モリブデン（MoS2）への光ドーピング技術などもその一環である。しかし、立体積層に向けた「400℃以下の低温プロセス」という絶対条件をクリアしつつ、大電流の駆動と量産性を同時に満たしたPOSTECHの極薄テルル技術は、P型半導体の最有力候補として開発競争を一歩リードする可能性を秘めている。

もちろん、実用化に向けて乗り越えるべき課題も残されている。極薄のチャネル領域と厚みを持たせた接点領域の境界部分において、局所的な応力や原子レベルの欠陥が、長期間の高速スイッチング動作においてどのような信頼性の低下を引き起こすかは、今後の綿密な検証を要する。また、実際のチップに組み込むためには、同等水準の性能を持つN型極薄トランジスタとの統合が必須となる。POSTECHの研究チームはすでに、N型材料である酸化亜鉛（ZnO）と今回のテルルを組み合わせた垂直積層型デバイスの開発にも着手しており、数年以内のプロトタイプ実証に向けた包囲網を急速に狭めている。

半導体の性能向上が単なる寸法縮小に依存できなくなった現在、材料の局所的な幾何学形状を操ることで、量子の振る舞いそのものを設計者の意図通りに書き換える技術が求められている。極小のスケールと極低温の環境を同時に制覇したこの超薄型デバイスは、熱問題に苦しむ次世代AIデータセンターの救世主となり得る、確かなマイルストーンである。