Intel Foundryの次世代プロセス「Intel 14A」について、量産前の進捗を測る新しい数字が出てきた。TechPowerUpは2026年6月16日、Morgan Stanleyの調査をまとめたとされるX投稿を基に、14Aの欠陥密度がD0=0.5、テストチップの歩留まりが約40%だと報じた。Intel自身が公表した数字ではないが、14Aの議論が「いつ量産に入るのか」から「どの程度の歩留まりが見えているのか」へ移り始めた点は見逃せない。
Intelのプロセスページでは、14A/14A-Eはまだ「Now Previewing」の段階にある。PowerDirect、RibbonFET 2、Turbo Cells、High-NA EUVを採り入れる次世代ノードとして紹介されているものの、製品量産に入ったわけではない。Tom's Hardwareは5月、Intel CEOのLip-Bu Tan氏が14AのPDK 0.5はすでに提供済みで、外部顧客向けのPDK 0.9は2026年10月を見込んでいると語ったと報じている。リスク生産は2028年、本格量産は2029年という時間軸だ。
つまり、今回のD0=0.5という数字は、ゴールに近いことを示すものではない。むしろ、長い量産準備の途中で、工程がどこまで整ってきたのかを測る中間指標である。40%という歩留まりだけを切り取っても意味は薄い。どの大きさのチップで、どの歩留まりモデルを使い、どの段階のPDKと設計フローを前提にした数字なのかまで見て、初めて14Aの現実味が分かる。
D0=0.5は、チップの大きさで意味が変わる
D0は、半導体製造で使われる欠陥密度の指標である。一定の面積にどれだけ欠陥が出るかを示すため、数字が低いほど良い。同じD0でも、小さなダイと大きなダイでは歩留まりが大きく変わる。ダイが大きいほど欠陥を拾いやすく、1つの欠陥が製品全体を使えなくする確率も高くなるからだ。
TechPowerUpは、この関係をPanther Lakeのcompute tileを例に説明している。同記事は、Intel 18Aで作られるPanther Lakeのcompute tileを約8.004×14.288mm、面積114.304平方mmとし、このサイズにD0=0.5を当てはめると、Poissonモデルでは歩留まりが約56.45%になると試算した。114.304平方mmは1.14304平方cmであり、計算式はexp(-0.5×1.14304)となる。
一方、X投稿とTechPowerUpが触れたテストチップの歩留まりは約40%である。TechPowerUpは、このテストチップがPanther Lakeのcompute tile相当より大きいはずだと見ている。ここで大事なのは、40%という数字が14Aで作られる将来の製品すべてに当てはまるわけではないことだ。面積、回路構成、冗長化、評価項目が変われば、歩留まりも変わる。
TechPowerUpはさらに、D0が0.1〜0.2まで改善すれば、約100平方mmのダイで80〜90%程度の歩留まりが見えると試算している。14Aが次に目指す水準を考えるうえでは分かりやすい目安だ。ただし、これはPoissonモデルに基づく粗い機能歩留まりである。実際の製品では、ただ動作すれば足りるわけではない。電圧、周波数、リーク、熱、タイミングといった仕様も満たす必要がある。parametric yieldは、その別の壁を示す言葉だ。
PDK 0.9が、顧客判断の次の関門になる
14Aの評価は、欠陥密度だけでは決まらない。顧客が実際にチップを設計するには、PDK、EDAフロー、IP、設計ルール、検証環境がそろい、テープアウトまでのリスクを読める状態になっていなければならない。PDK 0.5はテストチップや初期評価には使えても、本格的な製品設計へ進むにはPDK 0.9の完成度が重要になる。
Tom's Hardwareによると、Tan氏は外部顧客向けのPDK 0.9について、10月提供を見込んでいると語った。内部顧客にはそれより早く渡し、Intel側で工程と設計フローを先に検証する流れだ。外部顧客にとっては、歩留まりの数字とPDKの安定度がそろって初めて、14Aでどの製品を、どの時期に設計できるかを判断しやすくなる。
TechPowerUpが伝えたD0=0.5と約40%のテストチップ歩留まりも、この文脈で読むべき数字である。D0の改善が進み、PDK 0.9で設計制約やモデルが固まれば、顧客はダイサイズ、製品カテゴリ、量産時期をより具体的に検討できる。逆に、PDKや設計フローが安定しなければ、歩留まりが改善しても採用判断にはつながりにくい。
商業面の重さもある。Tom's Hardwareは以前、Intel CFOのDavid Zinsner氏が、14AはHigh-NA EUVを使うため18Aよりウェハーコストが高くなると述べたと報じている。14AはIntel製品だけでなく外部ファウンドリ顧客も想定したノードであり、十分な需要がなければ投資回収は難しい。歩留まりは技術指標であると同時に、顧客が14Aへ踏み込むかどうかを左右する営業上の材料でもある。
High-NA EUVは、工程を短くする一方で新しい難しさも持ち込む
14Aを18Aの延長線だけで見ると、今回の数字の意味を取り違える。Intelは14A/14A-Eで、第2世代バックサイド電力供給のPowerDirect、第2世代ゲートオールアラウンド技術のRibbonFET 2、CPU最大周波数やGPUのクリティカルパスに効くTurbo Cells、そしてHigh-NA EUVを掲げている。工程、設計、露光の前提が同時に変わるノードである。
ASMLのTWINSCAN EXE:5200Bは、0.55 NAのHigh-NA EUVシステムである。ASMLは同機について、8nm解像度、NXEシステム比で40%高いイメージングコントラスト、1.7倍小さい特徴の単露光形成、2.9倍のトランジスタ密度につながる可能性を説明している。サブ2nm級ロジックノードと先端DRAMの量産を支える装置として位置づけられている。
High-NA EUVの利点は、複雑な多重露光を減らし、微細なパターンをより直接的に作れることだ。工程数やサイクルタイムを減らせれば、長期的には歩留まり改善にもつながる。ただし、露光フィールド、マスク、レジスト、計測、設計ルール、補正技術の前提も変わる。導入初期には、従来とは別の調整が必要になる。
TechPowerUpは、IntelがASMLと協力して14A向けのEXE:5200Bの受け入れ試験を終え、従来40工程ほど必要だった特定レイヤーの工程を10未満に減らしたと伝えている。この詳細はIntelの14A紹介ページより踏み込んだ二次情報だが、High-NA EUVが14Aで何を変えるのかは分かりやすい。歩留まりの改善は装置性能だけで決まらない。工程短縮、設計ルール、マスク、計測、EDAの整合がそろって初めて効いてくる。
Cadenceとの協業は、14Aを設計しやすくするための布石だ
14Aを顧客が使えるプロセスにするには、製造工程だけでなく設計環境も必要になる。Cadenceは2026年6月8日、Intel Foundryとの複数年契約を発表し、Intel 14Aを起点にDTCO、IP readiness、design enablementを進めると説明した。DTCOはDesign Technology Co-Optimizationの略で、プロセス技術と設計手法を一体で詰める取り組みを指す。
先端ノードでは、製造側の歩留まりが改善しても、それだけで顧客の製品にはならない。標準セル、IP、配線、電源、タイミング、熱、検証、配置配線ツールが、そのプロセスの癖を正しく扱える必要がある。Cadenceは14A向けにツール、フロー、方法論を最適化し、PPA、つまり性能、消費電力、面積を引き出すことを狙うとしている。生産対応のPDKを届けるためにIntelと作業するとも述べている。
D0=0.5のような数字は、顧客にとっては出発点にすぎない。知りたいのは、目標ダイサイズでどれだけ取れるのか、使えるIPは何か、設計制約は安定しているのか、テープアウト後の修正リスクはどれくらいかである。Cadenceの関与は、14Aの工程データを顧客が扱える設計環境に落とし込む作業といえる。
Intel Foundryの14Aは、技術ロードマップだけでは勝てない。TSMCやSamsung Foundryと競うには、顧客が設計を始められる実務環境が要る。歩留まりが改善しても、PDKやIPが未成熟なら顧客は待つ。PDK 0.9、DTCO、IP、テストチップの実績がそろって、ようやく14Aは外部顧客の製品計画に入り込める。
次に見るべきはD0、実製品の歩留まり、顧客名だ
今回の報告を、14A成功の証明として読むのは早い。Intelが公式にD0やテストチップ歩留まりを発表したわけではなく、Morgan Stanleyの元レポートも公開本文として確認できたわけではない。公開情報から言えるのは、TechPowerUpとX投稿が、14AについてD0=0.5、約40%のテストチップ歩留まり、Q1 2027にD0=0.1〜0.2を目指すという見方を示したことだ。
それでも、数字が出た意味はある。14Aは「次世代ノード」という抽象的な言葉だけでなく、D0、ダイサイズ、PDK、High-NA EUV、DTCO、顧客コミットといった実務上の変数で語られる段階へ近づいている。歩留まりの議論が出ること自体、工程の進捗を測る材料が増えたことを意味する。
これから見るべき点は3つある。D0が0.5から0.1〜0.2へどれだけ早く下がるのか。Poissonモデル上の歩留まりではなく、実際の製品仕様を満たすparametric yieldがどこまで改善するのか。PDK 0.9の提供後に、どの顧客が14Aで具体的な設計や容量コミットを示すのか。
D0=0.5という報告は、14Aのゴールではない。だが、ロードマップ上の約束だった14Aが、ウェハー、PDK、設計フロー、顧客契約という現実の指標で評価される段階に近づいていることは示している。Intel Foundryにとって次の勝負は、この数字を量産に近い実績へつなげられるかどうかだ。