Micronは2026年7月20日、Metaと共同で実施したデータセンター向けLPDDR5Xの評価結果を公開した。Metaの実運用を参照して作られたオープンソースのベンチマーク群「DCPerf」を使い、AIのデータ供給、Webサービス、Spark SQLでメモリの速度と容量がどこまで効くかを測っている。
結果は明快だ。8533MT/sの構成はAIデータパイプラインの処理量を11%増やし、MediaWiki型ワークロードのP99メモリ読み出し遅延を約9%縮めた。一方、動作速度を6400MT/sに落として容量を2倍にした構成は、SparkBenchの処理量を標準負荷で2.82倍、3倍負荷で3.45倍に引き上げた。メモリを「高速化するか、増やすか」という選択が、用途によって正反対の答えを生む。
今回の2構成では、8533MT/sと容量1TBは両立しない
共同白書が比較したのは、いずれも1ソケット当たり72コアのArm CPUを積む2ソケット機である。違いはLPDDR5Xのランク数、容量、転送速度だ。
| 項目 | SKU1：容量重視 | SKU2：速度重視 |
|---|---|---|
| LPDDR5X容量 | 512GB/ソケット、合計1TB | 256GB/ソケット、合計512GB |
| データレート | 6400MT/s | 8533MT/s |
| 理論帯域 | 384GB/s | 512GB/s |
| ランク数 | 4 | 2 |
| Micron部品番号 | 62F8 | 62F4 |
容量重視のSKU1は、DRAMダイを積み増して4ランクとした。ところがランクを増やすほどメモリバスの電気負荷が重くなり、信号速度を抑えなければならない。2ランクのSKU2は容量が半分になる代わりに、データレートを33%高めている。
したがって、表の比較は「新しいメモリと古いメモリ」の世代差ではない。大きな作業領域をDRAM内に残す設計と、データを速く運ぶ設計の比較である。この切り分けが、後段の数字を理解する基準になる。
11%のAIデータ供給、9%のP99短縮
8533MT/sのSKU2は、Tensor Rebatchingで持続DRAM帯域をSKU1より13%高めた。Rebatchingは大きなメモリプールから連続した出力バッファへデータをコピーし、アクセラレーターへ渡す前のバッチを組み直す処理である。帯域の増加により処理量は11%伸び、1バッチ当たりの時間は10%短くなった。
この11%はGPUの演算性能が上がった数字ではない。データを計算器へ供給するCPU側の処理が速くなり、アクセラレーターが入力を待つ時間を減らせるという意味だ。白書は、1バッチ当たりの時間短縮がアクセラレーターのアイドル時間を減らし、パイプライン全体の処理量を改善すると説明している。
シリアライズ済みテンソルをメモリ上で復元するDeserializationでも、SKU2はメモリ帯域を6%、CPUのIPCを18%高めた。軽い演算とメモリアクセスが混ざる処理では、CPUがデータ待ちで止まる時間が減るため、帯域差より大きなIPC差として現れた。
Webサービスを模したoss_performance_mediawiki_memでは、1スレッド当たりの接続数を36から288まで増やした。SKU2はSKU1よりP99メモリ読み出し遅延を12〜20ミリ秒、率にして約9%短縮し、より高いリクエスト処理量を維持した。平均値よりも、遅い1%の応答を詰める効果が出ている。
ただし、測定範囲内で処理量と遅延の曲線は飽和していない。HHVMの自動スケーリングも2インスタンスに制限されていた。今回の数字は、あくまで評価した並行度とソフトウェア設定での差であり、サーバーの最大処理能力を測ったものではない。
DCPerfを使った意味は大きい。Metaは2024年、同社の大規模な生産アプリケーションを参照してDCPerfを設計し、x86とArm、マルチテナント環境へ対応させたと説明している。実際に製品評価やサーバー構成の選択、容量計画にも利用している。一方、今回の共同白書はSOCAMM2をMetaの本番フリートへ配備した報告ではない。生産環境に近い挙動を狙った再現可能な試験、と捉えるのが正確だ。
Sparkを遅くしたのは演算ではなくSSD退避
容量差が最も大きく表れたのがSparkBenchである。CPUアーキテクチャとコア数をそろえ、キャッシュ階層も共通とした。Sparkワーカーには276GBを割り当て、標準クエリと3倍負荷の2条件を走らせた。
1TBを積むSKU1のQPH（1時間当たりのクエリ処理数）は、512GBのSKU2に対して標準負荷で2.82倍、3倍負荷で3.45倍になった。実行時間の差も同じ比率である。8533MT/sというSKU2の速度優位は、データがDRAMからあふれた瞬間に消えた。
標準負荷のStage 2では差が38.75倍まで開いた。シャッフルで生じた中間データをSKU2のDRAMに保持できず、SSDへの書き出しと読み戻しが発生したためだ。容量が2倍のSKU1は作業集合をDRAM内に残し、このI/Oを避けた。もっとも、38.75倍はStage 2だけの差であり、アプリケーション全体のQPH差は2.82倍である。
3倍負荷では別の崖が現れた。SKU2のOSページキャッシュにデータセットが収まらず、スキャンのたびにSSDから再読込したため、Stage 1でSKU1が5.96倍速くなった。Stage 2は4.25倍、Stage 3は3.21倍だった。容量不足は性能を少しずつ落とすとは限らない。作業集合が境界を越えると、処理経路そのものがDRAMからSSDへ切り替わる。
ここから得られる設計上の判断は具体的である。帯域に敏感な前処理や低遅延サービスには高速構成が効く。Sparkのようにシャッフルデータとページキャッシュを抱える処理では、より遅いメモリでも容量を確保した方が速い。ピーク帯域の仕様表から、この逆転は予測できない。
6.8%の電力比を、75%削減と混同しない
Tensor Rebatching実行中、LPDDR5XのDRAM電力はシステム全体の6.8%だった。これは現在の共同評価が直接測った値である。この構成比から、DDR5サーバーへ置き換えた場合のシステム電力や、ラック内で再配分できる電力までは算出できない。
白書には、LPDDR5XのDRAM電力がDDR5より75%以上少ないというグラフも載る。ただし、この数字は2025年にMicronが公開した別の技術資料から引用したものだ。Multichaseの1リード・1ライト条件ではLPDDR5Xが19.9W、DDR5が86.5Wで、差は77%だった。他のアクセス条件でも75〜77%減としている。
その旧評価は、LPDDR5X側に72コアのNVIDIA Grace Hopper、DDR5側に64コアのIntel Xeon Platinum 8592+を使った。クロック、L3キャッシュ、CPUとGPUを結ぶインターコネクトも異なる。DRAM電力の取得方法も、Grace側はNVIDIAの電力モデル、DDR5側は性能カウンターである。メモリ単体の消費電力差を示す材料にはなるが、同じCPUへLPDDR5XとDDR5を差し替えた試験ではない。
今回の共同白書は、この弱点を別の方向から補った。同じArm CPU上の2種類のLPDDR5Xでアプリケーション性能を追い、速度と容量がどの処理へ効いたかを分解したのである。その代わり、DDR5との性能差やラック全体のTCOは確定していない。モジュール価格と冷却設備費は非公開だ。故障率や交換時間も分からず、DRAMのワット数から導入費を回収できるとは判断できない。
SOCAMM2はVera世代で供給競争へ
LPDDRをサーバーへ広げるうえで、交換性は長く弱点だった。スマートフォンや従来のGraceで使われたLPDDRは基板へ直付けされることが多い。SOCAMM2は圧接コネクターを備えた小型モジュールに変え、現場で交換できる保守性と容量選択を持ち込む。
Micronは2026年3月、256GB SOCAMM2の顧客向けサンプル出荷を始めた。8チャネルのサーバーCPUなら2TBを構成できる。同社は6月24日の2026年度第3四半期決算で、LPDDR5X SOCAMM2製品群が量産中であり、複数の容量へ品ぞろえを広げたと説明した。ただし、256GB品そのものが量産へ移ったとは明記していない。
SK hynixも供給競争へ入った。同社は4月20日、192GB SOCAMM2の量産開始を発表し、NVIDIA Vera Rubin向けとした。NVIDIAが公表したVera CPUの仕様は、最大1.5TBのLPDDR5Xと最大1.2TB/sのメモリ帯域である。Rubin GPUとは1.8TB/sのNVLink-C2Cで結び、LPDDR5XとHBM4をコヒーレントなアドレス空間として扱う。HBMを置き換えるのではなく、CPU側の大容量層へKVキャッシュなどを逃がし、GPU直近のHBMを空ける設計だ。
部品の量産とプラットフォーム設計は、すでに同時進行している。次の基準は、SOCAMM2搭載機の本番運用でDCPerfの差が再現され、サーバー処理量、ラック入力電力、導入費を一つの収支表に置けるかどうかだ。そこまで開示されれば、LPDDR5Xは省電力メモリという部品評価から、データセンターの調達判断へ移るだろう。