NVIDIAは2026年8月26日、カスタム高帯域メモリ「NVHBM」を発表した。従来の構成ではXPU側に置くメモリコントローラをHBMスタックのベースダイへ移し、標準HBM4E比で帯域を最大30%増やす一方、HBMの消費電力を最大15%減らすという。空いた場所を計算回路へ回せるため、NVIDIAはXPUの計算ダイ面積が最大25%広がるとも説明する。最初の協業先はAmazonの半導体部門Annapurna Labsだ。
発表の意味は、メモリ単体の高速化より広い。NVIDIAは自社GPUとNVLinkに加え、他社XPUのメモリ制御方式までNVLink Fusionへ取り込もうとしている。ただし、公称値は実機ベンチマークではない。NVIDIAの公式資料にも、面積効果を最大25%とする箇所と最大30%とする箇所がある。NVHBMが製品としてどこまで効くかと、NVIDIAが設計の主導権をどこまで広げるかは、別々に見極める必要がある。
HBMの制御回路をXPUからベースダイへ移す
HBMは複数のDRAMダイを積み重ね、AIアクセラレータの近くへ置く。NVIDIAが比較対象にする標準HBM4E構成では、メモリコントローラと広い物理インターフェース（PHY）がXPUダイの面積を使い、2.5Dパッケージの配線も複雑になる。先端プロセスで作るXPU上の面積は高価であり、HBMを増やすほど計算回路との取り合いが厳しくなる。
NVHBMはNVIDIA設計のコントローラと独自PHYをHBMスタック最下部のベースダイへ組み込む。XPUとHBMの間を、従来より狭い高性能な接続へ置き換える設計だ。XPU側から外した回路の場所には行列演算器やキャッシュなどを載せられ、インターポーザ上の配線にも余裕が生まれる。
| 比較項目 | 標準HBM4E | NVHBMの公称効果 |
|---|---|---|
| メモリ制御 | コントローラをXPU側に配置 | NVIDIA製コントローラをHBMベースダイへ統合 |
| スタック当たり帯域 | 比較基準。絶対値は未指定 | 最大30%増 |
| 電力 | 比較基準 | HBM部分で最大15%減 |
| XPU計算ダイ面積 | 広いPHYと支援回路が占有 | 最大25%増 |
この構成で減るのはHBM部分の電力であり、XPU全体が15%省電力になるわけではない。同様に、面積の余裕を増設した計算回路へ使っても、すべての処理が同じ割合で速くなるとは限らない。帯域に律速される推論や学習ほど恩恵を受けやすいが、演算器やXPU間通信が詰まる処理では効果が小さくなる。
30%、15%、25%は同じ物差しではない
NVIDIAの技術ブログは、標準HBM4E比でスタック当たりの帯域が最大30%増えるとする。しかし、NVHBMの信号速度とインターフェース幅は示していない。容量や積層数も不明だ。比較対象のHBM4Eも特定されていない。Samsungが2026年5月に出荷を始めたHBM4Eサンプルは最大3.6TB/sを掲げるが、これを1.3倍した4.68TB/sをNVHBMの仕様とみなすことはできない。
面積の説明はさらに注意が要る。NVIDIAの企業ブログと技術ブログ内の表は、XPUの計算ダイ面積を最大25%増やせると記す。一方、同じ技術ブログの本文には「利用可能なメインダイのシリコンが最大30%増える」とある。NVIDIAは両者の条件差を説明していないため、現時点では25%を保守的な上限として読むのが妥当だ。
同じ資料に出てくる67%と80%も対象が違う。67%はPHYと支援回路の面積削減率であり、80%は配線を簡素化したレイアウト全体で利用できるシリコンの増加率だ。計算ダイ面積の25%または30%と足し合わせる数字ではない。
NVIDIAは三つの改善を組み合わせ、XPU当たりのエンドツーエンド性能が全体で30%高まると主張する。だが、ワークロード、HBMスタック数、比較したXPU、測定方法を公開していない。この30%は現時点では設計上の効果をまとめた公称値であり、第三者が再現できる性能結果ではない。
カスタムHBMの先行例とNVHBMの違い
メモリ側のベースダイへ機能を移し、XPUとの接続を狭く高速にする発想はNVHBMが初めてではない。Marvellは2024年12月、XPUとHBMベースダイの間をシリアライズした高速I/Oで結ぶカスタムHBM構成を発表した。標準HBMインターフェース比で面積を最大25%節約し、インターフェース電力を最大70%減らし、搭載できるHBMスタックを最大33%増やせるとしている。
| 方式 | 接続とベースダイ | 主な狙い | 共通化の範囲 |
|---|---|---|---|
| Marvell Custom HBM | 高速シリアライズI/O、支援ロジックをベースダイへ移設 | 面積、インターフェース電力、搭載スタック数 | Micron、Samsung、SK hynixと協業 |
| JEDEC SPHBM4 | 2,048本を512本へ減らし、4対1でシリアライズ | HBM4相当の総帯域を有機基板で実現 | JESD330-4として業界規格化 |
| NVIDIA NVHBM | NVIDIA製コントローラとPHYをベースダイへ統合 | 帯域、HBM電力、XPU計算面積 | NVLink Fusion向けに複数社が検証・提供予定 |
数値の大きさだけで三方式を比べると誤る。Marvellの最大70%減はインターフェース電力、NVIDIAの最大15%減はHBM電力を分母にしており、同じ指標ではない。SPHBM4も接続を狭めるが、目的はシリコンインターポーザから有機基板へ移せるJEDEC規格を作ることにある。
NVHBMの特徴は、NVIDIAのコントローラを複数のメモリ事業者が検証し、NVLink、MGXラック、ソフトウェアを含むNVLink Fusionと一緒にXPU開発者へ渡す点だ。個別のXPUごとにメモリを設計・認定する負担は減り得る。その代わり、XPUメーカーはNVIDIA独自のメモリ境界を設計へ組み込む。NVIDIAがいう「標準NVHBM実装」は同社のプログラム内の共通化であり、JEDEC規格だとは発表されていない。
Trainium4はNVLink Fusion対応、NVHBM搭載世代は未公表
Annapurna LabsはNVHBMで最初にNVIDIAと協業する企業だ。両社はNVHBMとNVLinkのスケールアップ構成を共同で検討し、将来のAWSインフラで性能と効率を高めるとしている。NVIDIAとAWSの共同発表も、NVHBMによってTrainiumがより高速で省電力なメモリへアクセスできる可能性を示した。
Trainium4とNVHBMの関係は未確定だ。Trainium4から採用されると明記されたのはNVLink Fusionであり、Trainium4がNVHBMを搭載するとの発表はない。Annapurna Labsとの協業開始は、設計完了も顧客認定も意味しない。量産時期やAWSサービスでの提供時期、採用するTrainium世代も明らかにされていない。
NVIDIAはNVHBMと同じ技術を将来の自社GPUにも使うと説明した。こちらもGPU名と投入時期は伏せられている。したがって、Feynman世代や2028年と結びつける根拠はまだない。
複数のメモリ事業者がNVHBMを検証・提供する予定だが、社名も未公表である。Marvellと協業中のMicron、Samsung、SK hynixを、そのままNVHBM供給者とみなすこともできない。複数社供給を評価するには、同じXPU向けに認定され、供給元を切り替えられるかを確認する必要がある。
1GWで1万5,000基分という試算の読み方
NVIDIAは、1GWのデータセンターで消費電力2,000WのXPUを使う場合、NVHBMの省電力によって最大1万5,000基分の計算余力を生み出せると試算した。単純計算では1万5,000基×2,000Wで30MW、1GWの3%に当たる。
30MWという規模は小さくないが、NVIDIAはHBMがXPU電力に占める割合、電力利用効率（PUE）、ネットワークや冷却に割く電力を示していない。1GWのうちXPUへ回せる電力は、PUEや設備構成で変わる。最大15%というHBM電力の削減率から、実際のデータセンターに1万5,000基を追加できると直結させるには、まだ条件が足りない。
NVHBMの評価には、絶対帯域とレイテンシに加え、容量を確認する必要がある。XPU全体の消費電力と実ワークロードの性能も欠かせない。そこへ量産時期、メモリ事業者名、同一パッケージでの複数社認定が加われば、NVHBMが設計案から供給可能なプラットフォームへ進んだと判断できる。NVIDIAがこの条件を満たせば、NVLink FusionはXPU間接続からローカルメモリまでを束ねる基盤になる。
