キオクシアの発表内容によると、同社は米カリフォルニア州サンタクララで8月4日から6日まで開かれるFMS 2026で、CXL対応メモリ拡張モジュール「KIOXIA XL1シリーズ」を展示し、業界エコシステムの協力者向け評価サンプルを2026年8月に出荷する予定だ。現時点で示されているのは展示と評価サンプルの計画である。量産開始や一般販売を意味しない。キオクシア公式のFMS発表が確認できるのは、XL-FLASHを用いたCXLメモリモジュールを展示するという点までだ。
狙いは、SSDの容量を増やすことではない。AIサーバーで高価かつ近接したDRAMやHBMを、頻繁に読む「熱い」データへ使い、アクセス頻度が下がるページはCXLでつないだ外部の記憶層へ移す。XL1は、その外側の層に低レイテンシのXL-FLASHを入れようとするモジュールである。
AI処理では、モデル本体、KV Cache、検索用インデックスなどが同じように高速なメモリを求める。しかし、それらをすべてGPUのHBMやCPU直結のDRAMへ置けるとは限らない。容量、コスト、搭載できるスロット数が先に制約になるからだ。XL1が目指すのは、最速のメモリを置き換えることではなく、限られた高速メモリをどのデータに使うかを細かく振り分けることである。
SSDではなく、メモリ階層に入るフラッシュ
キオクシアが8月3日に公表したFMS 2026の展示一覧には、「KIOXIA XL-FLASHを用いたCXLメモリモジュール」が含まれる。そこで掲げたのは、XL-FLASHによってメモリ階層を拡張するという方向性だった。XL1という製品名と、低頻度アクセスのデータをモジュール側へ置くという説明は、キオクシアの発表内容を掲載したTechPowerUpが伝えている。キオクシア公式のFMS発表が示すのは、XL-FLASHを用いたCXLメモリモジュールを展示するという点だ。
XL-FLASHは、キオクシアがDRAMと通常のフラッシュの性能差を埋める低レイテンシ・高性能フラッシュとして説明している。不揮発性を持ち、第2世代XL-FLASHのうちMLC機能対応品は量産中である。ただし、これはXL-FLASHという媒体の一般的な状況であり、XL1そのものが量産されているという意味にはならない。
この違いは実務上大きい。通常のSSDは、ファイルシステムやブロックI/Oを介して主記憶の外に置かれる。一方、CXL接続のメモリ拡張は、ホストがメモリとして扱う層を増やす発想に近い。データを保存しておく場所を増やすのではなく、アプリケーションが必要とするメモリ空間の中に、速度の異なる層を作る。AIサーバーでは、その層の使い分けがDRAM/HBMの不足をどう緩和できるかが試される。
2025年6月のキオクシアの投資家向け資料には、「CXL attached XL-FLASH」を2026年下期にサンプル出荷する計画が記されていた。今回、FMS 2026でXL1シリーズとして展示すると発表し、8月の評価サンプル予定を示したことで、XL-FLASHをCXL経由のメモリ拡張へ使う構想を評価サンプルへ移す計画が示された。ただし、その資料が説明するCXL-XLの構成をXL1の正式仕様として扱うことはできない。
熱いデータを残し、低頻度ページを移す
CXLはPCIeの物理層を使いながら、ホストが外部のメモリへアクセスするための仕組みを加える。CXL 1.1で定義される一般的なType 3のメモリエクスパンダは、主にCXL.memでホストからのメモリ要求に応答する。XL1がType 3であるとは発表されていないものの、CXLメモリ拡張を考える際の基本的な動きはこの方向にある。
ここで効いてくるのは、容量そのものよりアクセス頻度である。GPUが繰り返し参照するデータや、CPUが短い間隔で更新する領域は、遠い層へ追い出すと待ち時間がそのまま処理の遅れになる。反対に、しばらく読まれないページ、後で参照される可能性はあるが常駐させるほどではないデータなら、外部メモリ層へ移しても高速メモリの空きを作れる。
そのためXL1の価値は、DRAM/HBMを何GB置き換えられるかでは測れない。どのデータを移すのか、いつ戻すのか、移動の途中で処理を待たせないかを、OS、ランタイム、アプリケーションとサーバー側のハードウェアが協調して扱う必要がある。アクセスパターンに合わなければ、外部メモリへ逃がしたデータを何度も取りに行くことになり、容量を増やしても実効性能は伸びない。移動の管理そのものが重ければ、DRAMの空きが生まれても総処理の時間を使ってしまう。
ページを置く先を増やす設計では、空き容量があることと、使える性能が出ることは別の話になる。アクセスが集中する領域を外部層へ移せば、待ち時間が積み重なる。逆に、十分に冷えたデータを移せれば、HBMやDRAMには処理を続けるために必要な領域を残せる。どの境目を選ぶかは、モデルの構成やバッチサイズ、推論時の要求の変化によっても変わるため、モジュール単体の仕様表だけで決められるものではない。
AI推論のKV Cacheオフロードやメモリ階層化は、FMS 2026でもCXLの用途として議論されている。ただし「AIワークロード向け」という言葉は、対象として想定する用途を表すにすぎない。XL1が学習時間や推論レイテンシをどこまで変えるかは、まだ公表されていない。スループットやGPU利用率についても同様だ。
CXLでつなげばDRAMと同じ速度になるわけではない
キオクシアの過去の研究は、外部メモリの遅延がどこまで許されるかを考える材料になる。同社はIntel Agilex 7を載せたCXL対応FPGAでレイテンシを数マイクロ秒に調整し、BFSとSSSPというグラフ処理を評価した。GPUからCXLメモリへのレイテンシが約2マイクロ秒未満なら、ホストDRAMとほぼ同等の実行時間だったと報告している。
もっとも、この結果をXL1の性能として読むことはできない。評価対象はXL1実機ではなく、AI学習や推論でもない。FPGAで遅延を模擬したグラフ処理の初期検証であり、成立条件も「約2マイクロ秒未満」という限定を伴う。XL1の読み書きレイテンシは公表されておらず、この研究結果から推定することもできない。
研究が教えるのは、CXL経由の層を加えるだけで性能が決まるわけではないという点だ。アプリケーションがどれだけランダムにデータを触るか、同じページをどの程度再利用するか、メモリ管理がアクセス頻度をどこまで把握できるかで許容できる遅延は変わる。DRAMと外部メモリの間に新たな層を置くなら、媒体の速さと同時に、データ配置の仕組みも測らなければならない。
共有やプール化の対応はまだ読めない
CXL 2.0では、スイッチを使ったメモリプーリングや、容量を必要に応じて提供する機能が加わった。複数のホストでメモリを共有する構成まで視野に入れば、サーバーごとにDRAMを固定して積む場合とは違う設計が可能になる。
しかし、XL1がCXL 2.0に対応するか、スイッチ経由で使えるか、複数ホストのプールを扱えるかは明らかになっていない。CXLの世代、PCIeのレーン数、フォームファクターも未公表である。規格が持つ機能と、個別モジュールが実装する機能は分けて考える必要がある。
同じ理由で、XL1に対応するハードウェア、OS、メモリ階層化ソフトウェアも現時点では不明だ。ホストが外部メモリを認識できても、どのワークロードへどう割り当てるかが決まらなければ、低頻度データを外へ出すという狙いは運用へ落とし込めない。評価サンプルでは、ハードウェアの接続性に加え、こうしたデータの使い分けが実ワークロードで成立するかを確かめる必要がある。
評価サンプルで初めて比べられるもの
XL1固有の容量、実効帯域、読み書きレイテンシは公表されていない。消費電力と耐久性、価格や量産時期も不明である。AIの実アプリケーションでの性能値もない。さらに、2026年8月の出荷予定は協力者向け評価サンプルであり、一部機能が未検証で、仕様が変わる可能性も示されている。
導入時には、DRAM/HBMの増設、TLC SSDへの退避、アプリケーション側でのKV Cacheや検索データの圧縮・分割とも比べることになる。容量に加えて、どの遅延と運用負荷を引き受けるのかを比べなければならない。XL1を採用できるかは、メモリ総量に加え、実ワークロードでどの程度の遅延と運用負荷で使えるかを測って判断することになる。
NANDをストレージの外側からメモリ階層へ近づけるという方向は、今回の発表で見えてきた。評価サンプルから容量と遅延、対応環境、AI処理での配置効果が示されれば、DRAM/HBMの外に置く層が実際にどの仕事を引き受けられるかを判断できるようになる。
