Tom's Hardwareの会場報道によると、Micronは2026年8月23日の半導体技術会議Hot Chips 2026で、HBMが同容量・同一技術ノードのDDR5より多くのウェハーを使う問題は世代を追うごとに悪化すると説明した。HBM3Eを基準にした現在の目安は約3倍であり、性能を落とさずに差を埋めるのは難しいという。AIアクセラレーターが求める帯域を増やすほど、容量以外の回路と製造工程が膨らむからだ。HBMの成長はAIサーバーの性能を押し上げる。だが同時に、DRAM業界が同じウェハーから供給できるビット数を減らす方向にも働く。

この「3倍」は完成品の価格差でも、パッケージの体積差でもない。同じ容量を同じ技術ノードで製造するときに必要になるウェハー供給量の比率である。Micronは2026年3月の決算資料でも、HBM需要にはDDR5に対して3対1の投入比が伴い、将来のHBM世代では比率がさらに上がると明記していた。Tom's Hardwareは今回、帯域を優先する設計を続ける限り、この差は縮まらないと同社幹部が質疑で説明したと報じた。

AD

「3倍」は価格ではなくウェハー投入比

約3倍という比較の基準は、HBM3EとDDR5で同じビット数を作る場合だ。Micronは過去の投資家向け資料で、同じ技術ノードならHBM3EはDDR5のおよそ3倍のウェハー供給量を消費すると説明してきた。1枚のウェハーをHBMへ振り向けても、DDR5を作った場合と同じ量のメモリービットは得られない。HBMの比率が上がれば、DRAM工場のウェハー投入量が変わらなくても、業界全体が出荷できるビット数には下向きの圧力がかかる。

HBMは、高い帯域を得るためにDRAMダイを垂直に積み、TSV（シリコン貫通電極）で各層をつなぐ。Micronの製造説明によると、HBM4ではTSVを持つDRAMダイ、TSVを持たない最上層のダイ、システムと接続するロジックダイを別々に作る。試験を通ったダイを選んで積層し、完成したスタックを再び検査する。平面上に置くDDR5より工程が増え、TSVや接続回路にも面積を割かなければならない。

ただし、3対1をそのまま店頭価格へ読み替えることはできない。メモリー価格は需要や在庫のほか、新工場の稼働時期やメーカーが選ぶ製品構成にも動かされる。HBMへの配分は供給を絞る一因になり得るが、DDR5の値上がりを一つの原因だけで説明するのは無理がある。

256バンクが帯域と面積を同時に押し上げる

Tom's Hardwareが掲載したHot Chipsの講演資料では、HBM4のDRAMダイは256バンク、DDR5は32バンクという設計例が示された。バンクは独立してデータへアクセスできる区画であり、多数を並列に動かせば一度に運べるデータ量が増える。その代わり、データ経路と電力供給の回路が広がり、積層したダイを貫くTSVも必要になる。帯域を稼ぐ仕組みそのものがダイ面積を押し上げる。

ダイ当たりの帯域にも大きな差がある。同資料の比較では、HBM3Eが256GB/s、DDR5が約8GB/sだった。HBMはDDR5のように少数の高速信号線へ頼るより、広いインターフェースで大量の信号を並列に流す。ピン速度、バンク数、インターフェース幅を増やせば帯域は伸びる。しかしそれは、容量当たりの回路面積を削る方向とは衝突する。

講演を取材したTom's Hardwareによると、MicronのRaghu Sreeramaneni氏は、計算性能が約2年で3倍に伸びるのに対し、HBM帯域の伸びは2倍未満だと説明した。計算側が先行するため、プロセッサーがメモリーからのデータを待つ「メモリーウォール」はなお残る。HBMが高速になっても要求の伸びには追いつかず、さらに帯域を増やす設計が必要になる。この循環が、DDR5との面積差を世代ごとに広げるというのが同氏の見方だ。

AD

HBM4は同じ36GBで帯域を2.3倍へ

Micronの量産版HBM4は、2048本のI/Oを11Gbps超で動かし、1スタック当たり2.8TB/sを超える帯域を持つ。36GBの12層品という容量と積層数は同社のHBM3E 12層品と同じだが、帯域は2.3倍になった。容量を増やさず、接続幅と転送速度を引き上げた製品である。

同社はこの36GB品を2026年第1四半期に量産出荷し、NVIDIAのVera Rubin向けに設計したとしている。容量を据え置き、GPUへデータを届ける速度を高めた世代更新である。ただし、MicronはHBM4とDDR5の正確なウェハー投入比を公表していない。2.3倍の帯域は製品が狙った性能を表すが、シリコンの増加幅を示す数字ではない。

Tom's Hardwareが紹介した2GPUの模式例では、メモリーがパッケージ内のシリコン面積の約90%を占め、GPUダイの約8倍に達した。ただし、これは特定の構成を使った説明であり、すべてのGPUパッケージに当てはまる比率ではない。同氏は、DRAMダイの一つに不良や信頼性問題があれば、SiP全体の信頼性へ影響すると説明している。

増える層数が熱と供給の制約になる

容量を増やす次の手段は、ダイをさらに重ねることだ。Micronは48GBのHBM4 16層品を顧客へサンプル出荷しており、36GBの12層品より1スタック当たりの容量を33%増やした。Tom's Hardwareによると、Sreeramaneni氏はHot Chipsで16層までには道筋があると述べる一方、それを超える積層にはなお多くの開発が必要だと認めた。

積層数を増やすと熱の逃げ道が長くなる。Tom's Hardwareが伝えたSreeramaneni氏の説明では、高速インターフェースを担うロジックダイはスタックの底部にあり、ヒートシンクは上側に置かれる。途中のDRAM層が増えるほど熱抵抗が上がる。微細化でダイを小さくしても、熱設計、TSVと接合、選別後の歩留まりを同時に成立させなければ、容量当たりの投入比は改善しない。

HBMが消費するシリコンの正確な増え幅は、HBM4対DDR5では公表されていない。約3倍はHBM3Eを基準にした値であり、「世代ごとに広がる」という方向だけが示された段階だ。今後の需給を判断するには、各社が実際のウェハー投入比と良品率をどこまで改善できるかを見る必要がある。16層品を量産歩留まりで立ち上げ、新工場の能力が加わったとき、HBMの帯域拡大と一般DRAMの供給を両立できるかが明らかになる。