Rapidusの2nm量産がいつ立ち上がるか、TSMCやSamsungにどれだけ遅れているか——半導体業界を追う読者の関心はこの一点に集中してきた。だが2026年7月17日にRapidusとCadenceが発表した協業は、量産スケジュールとは別の競争軸を浮かび上がらせた。焦点は、誰の設計ツールに乗るかへ移った。Cadenceは先端ノードを追うRapidusとIntel Foundryの両方と、エージェント型AIを軸にした設計基盤づくりでほぼ同時に手を組んだ。
CadenceLIVE Japanで示された設計環境の刷新
Rapidusは2026年7月17日、CadenceLIVE Japan 2026でCadence Design Systems(以下Cadence)との協業を発表した。柱になるのは、Rapidus独自の設計支援ツール「Raads(Rapidus AI-Agentic Design Solution)」に、CadenceのAIエージェント基盤「InnoStack AI Super Agent」を統合することだ。両社はこの統合環境により、アーキテクチャ探索から実装、サインオフに至る一連の設計工程を自動化すると説明している。あわせて新ツール「Raads Navigator」と「Raads Indicator」も追加され、品質保証や設計上の課題解決を支援する役割を担う。
この協業が掲げる数値目標は、設計ターンアラウンドタイム(TAT)を従来フロー比で最大2倍高速化することだ。Rapidusの小池淳義代表取締役社長兼CEOは、「Raadsを進化させ、CadenceのInnoStack AI Super Agentと統合することで、当社はAIエージェントを活用した設計環境を強化する」と述べた。Cadence社長兼CEOのAnirudh Devganは「ケイデンスのInnoStack AI Super AgentとRapidusのRaadsを組み合わせることで、最先端の半導体エコシステムにエージェント型AIを拡張し、お客様が生産性を向上させ、設計収束を加速し、より高度なシリコンを迅速に市場投入できるようにします」とコメントしている。
Rapidusは経済産業省の支援を受ける国策半導体プロジェクトであり、2027年度後半の2nm量産開始、2031年度頃の上場を目標に掲げている。今回の協業は、この量産計画を支える設計基盤づくりの一環として位置づけられる。千歳工場での量産開始を待たずに設計環境の整備を先行させる姿勢は、日刊工業新聞や日本経済新聞もストレートニュースとして伝えている。
エージェント型AIがTATを削る仕組み
従来のEDA(Electronic Design Automation)ツールは、人間の設計者が各工程で条件を設定し、結果を確認しながら次の工程に進める形が基本だった。両社の発表によると、RaadsとInnoStack AI Super Agentを統合した設計環境は、アーキテクチャ探索から実装、サインオフに至る工程をAIエージェントが連続的に統括する。TATの短縮は演算能力の増強としてではなく、工程の自動化とオーケストレーション、データ駆動型の最適化による効果として説明されている。人間が確認や手戻りに費やす待ち時間を減らすことが、その効果の主な源泉だとみられる。
この仕組みは2025年12月17日にSEMICON Japanで発表されたRaadsの原型と地続きだ。当時は既存のEDAツールとRaadsを組み合わせることで「設計期間50%短縮、コスト30%削減、2026年度提供開始」という目標が示されていた。設計期間の50%短縮は数値上、所要時間を半分にする、すなわちTATを2倍速くすることと同義であり、今回の「TAT最大2倍」が独立した新しい目標なのか、2025年12月の数値を測定基準や対象工程を変えて言い換えたものなのかは、現時点の発表・報道からは判別できない。TECH+(マイナビ)は小池CEOの基調講演をもとに、コスト30%削減の目標に加え、回路のRTL(レジスタ転送レベル)記述を自動生成する機能や、消費電力・性能・回路面積(PPA)を最終製造前に短時間で予測する機能を報じているが、いずれも2025年12月時点の目標を引き継いだ説明として扱うのが妥当だ。
手戻りが1回発生するたびに、アーキテクチャ探索からサインオフまでの工程を部分的にやり直す必要が生じ、個別の開発日程を押す要因になりうる。先端ノードの設計でリードタイムが投資回収の速度を左右するとされるのはこのためであり、TATの短縮が経営指標として重視される背景には、手戻りの積み重ねが量産計画全体の遅延リスクを高めるという見方がある。
Intel Foundryとの二正面提携が映す勝者敗者図
Cadenceは今回のRapidusとの協業に先立つ2026年6月8日、Intel Foundryとも次世代プロセス「Intel 14A」向けのDTCO(設計と製造の協調最適化)提携を発表していた。RapidusとIntel Foundryは、ともにTSMCとSamsungが握る最先端ノードの量産競争を追いかける立場にある。Rapidusは2027年度後半の2nm量産開始を目指し、Intel Foundryは2nm級とされる自社の18Aに続く次世代ノード14Aの立ち上げを進めている最中だ。
ただしIntel Foundryとの提携は複数年がかりのDTCO(設計と製造の協調最適化)であり、14A向けのPDK(Process Design Kit)を今後最適化していく段階にある。Rapidus向けのRaads統合のように統合内容とツール名がすでに発表されている段階とは性格が異なる。それでも1カ月あまりの間に、Cadenceは異なる系譜の2つの先端ノード挑戦者と、エージェント型AI技術を核とした設計協業をほぼ同時に結んだことになる。
Rapidusは経済産業省の支援を受けて発足した新興ファウンドリであり、量産実績をこれから積み上げる段階にある。Intel Foundryは自社の18Aプロセスを2025年に量産投入した老舗プレーヤーだが、14Aでは同じくこれから実績を積む立場にあり、外部顧客向けの受託製造とブランド再興を同時に狙う。出自は対照的だが、TSMCとSamsungに先行された次世代ノードの挑戦者という共通点がCadenceには商機として映る。
RapidusとIntel Foundryのどちらが先に商業的な量産軌道に乗るとしても、Cadenceは両者の設計工程に食い込んだ立場を維持できる。この構図を利益の分配で見れば、確実に得をするのはCadence自身だ。EDA業界では設計ツールの収益がライセンス契約に基づくことが多く、顧客の量産数量に直接左右されないとされる。
一方でリスクを負うのはRapidusとIntel Foundryの側であり、両社ともこの次世代ノードでの量産実績をこれから積み上げる段階でCadenceの設計基盤への依存を深めていく。Rapidusの潜在的な設計顧客も得をする側に加わる余地はあり、AIエージェントによる設計環境が実際に使えるものであれば、量産契約の有無とは別に恩恵を受けられる立場になる。EDAベンダーが特定ファウンドリのPDK(Process Design Kit、製造プロセスに合わせた設計用データ一式)に深く統合する構図自体は業界の慣行だが、それをAIエージェントの形で複数ファウンドリに横展開している点は新しい動きだ。
量産契約ゼロのまま重なる設計ツール投資
財経新聞は、Rapidusが現時点で拘束力のある量産契約を1件も獲得していないと報じている。Cadenceとの協業がどれほど設計工程を効率化しても、Rapidusの経営環境を規定するのはこの数字だ。同紙は、設計ツールの統合が実質的な顧客囲い込みに近い戦略である可能性や、Rapidusが先端ノードの商業化でTSMCとSamsungに対しおよそ2年遅れているとの分析も伝えている。TAT最大2倍という設計面の目標がそのまま量産契約の受注につながるとは限らず、両者は本来別々に扱うべき課題だ。
さらに財経新聞は、人間の介入なしにLLM駆動の自律型EDAエージェントが産業用チップのテープアウトを完遂した事例はまだないとも指摘している。この指摘を踏まえると、TAT最大2倍という目標も、設計工程から人間の最終判断が完全に退場することまでは意味しないとみるのが自然だ。設計面の自動化がどこまで進んでも、量産側の課題は別に残る。Rapidusが千歳工場で計画する月産能力は、立ち上げ時6,000枚から初年度内に25,000枚へ引き上げると報じられている。
実際に採用した顧客企業の名前や、TAT最大2倍という目標値の算出根拠となったプロジェクト・サンプル数などの具体的な条件は、現時点の発表・報道のいずれにも記載がない(比較対象が「従来フロー」であることのみが示されている)。千歳工場を利用する日本のファブレスや設計企業にとって、Raadsが実務でどこまで使えるツールかは、TATの目標値そのものよりも重要な関心事になる。この点が公になるかどうかが、Rapidusの目標と実需との距離を測る指標になる。
本誌は以前、Rapidusが2nmウェハーの参考価格の目安として1枚300万〜350万円を示し、TSMCの推定約3万ドルより3割ほど安い水準になるとしていることを報じている。ただしこの数字はあくまで参考値であり、実際の販売価格ではない。量産契約の獲得状況は、この価格競争力が実際に顧客を動かせるかを左右する変数でもある。
主戦場は量産速度から設計基盤の主導権へ
RapidusとCadenceの協業を単体で見れば、TAT最大2倍という目標を掲げた一企業間の技術提携という説明に収まる。しかしIntel Foundryとの提携と並べて見れば、その輪郭は大きく変わってくる。Cadenceは先端ノードを追う2つの挑戦者と、エージェント型AI技術を核とした設計協業をほぼ同じタイミングで結んだ。先端半導体の競争軸には新しい物差しが加わりつつある。量産到達の速さに加え、誰の設計ツールチェーンの上で開発が進むかが並走する指標になってきた。
採用顧客の名前、TAT測定条件、量産契約の有無が埋まるかどうかは前段で見た通りまだ見えない。むしろその空白こそが、Cadenceが設計基盤を先に押さえる戦略の効き目を測る試金石になる。Rapidusが最初の量産契約を獲得した時点で、この協業は単なる技術目標から実需に裏付けられた投資へと評価を変える。設計基盤の主導権を握ることと、実際にチップを量産して顧客に届けることは、今のところ別々に走っている2本の道であり、その2本がいつ交わるかが今後の焦点だ。