Samsung Electronicsの特許出願が公開された。HBMパッケージの最上部に置かれるダミーダイの形状を変える内容である。出願番号はKR20260040407A、出願日は2026年3月6日、公開日は同年3月24日だ。発明の名称は「垂直方向に積層された複数の半導体チップを含む半導体パッケージ」で、出願人はSamsung Electronics、審査はまだ係属中である。
この特許の要点は、HBM最上部に載るダミーダイに、高さ調整に加えて接合強度と放熱の役割を担わせることにある。出願文書は、HBMの実施形態として、下部の第1半導体チップをベースダイ、ロジックダイ、バッファダイ、インターフェースダイなどと呼び、その上に複数のメモリダイを垂直に積む構造を説明している。さらに最上部のメモリダイの上に置く第3半導体チップについて、HBMパッケージで発生した熱を上方向へ拡散し、パッケージの垂直方向の厚さを規格に合わせる役割を持つとし、このチップをダミーダイと呼べるとしている。
HBMは世代が進むほど、メモリダイを高く積み、AIアクセラレータに近い場所へ大容量かつ広帯域のメモリを置く方向へ進んでいる。Samsungは2023年のMemory Tech Dayで、HBM3E「Shinebolt」についてピンあたり9.8Gbps、スタックあたり1.2TB/s超の転送性能を示し、より高い積層数に対応して層間の隙間をなくし熱伝導を最大化するため、NCF技術を最適化したと説明していた。今回の特許は、その延長線上で、最上部のダミーダイ自体を接合強度と熱伝達の設計対象にするものだ。
ダミーダイの側面を三段の広がる形状にする
KR20260040407Aの中核は、ダミーダイに相当する第3半導体チップの半導体基板を、下側より上側が広い形にすることだ。特許請求の範囲では、この基板はボンディング絶縁層の上面に接する下面と、下面より広い水平幅を持つ上面、両者をつなぐ側面から成る。側面は、下面につながる第1側面、第1側面から外側へ延びる第2側面、第2側面からさらに外側へ延びて上面につながる第3側面に分かれる。
この三段構造は、側面の角度を段階的に変えることで生まれる。請求項では、第1側面と第2側面の接続部、第2側面と第3側面の接続部で、垂直方向に対する傾きが互いに異なるとされる。さらに第2側面と第3側面は、上方向へ凸の曲面を含むとされている。つまり、最上部ダミーダイの下面は相対的に狭く、上面に向かうにつれて外側へ広がる。
出願文書は、この構造をディープグルーブソーイングに基づいて切断することで、上面に比べて小さい面積の下面を持つ最上部チップを形成し、機械的強度とチップ間の接合力を高められると説明している。高積層HBMでは、メモリダイの枚数が増えるほど、スタック全体の高さ、熱膨張差、接合界面への負荷が大きくなる。最上部に置かれるダミーダイは電気的なメモリ容量を増やす部品ではないが、パッケージ上面側で熱と機械応力を受けるため、形状の違いが信頼性に直結しやすい。
接合部周辺のモールド量を減らす狙い
特許は、ダミーダイの形状に加えて、接合部の周辺をどう作るかにも踏み込む。HBMの実施形態では、複数のメモリダイの間にボンディング絶縁層とボンディングパッドがあり、ハイブリッドボンディングによって隣り合うチップを接合できると説明している。一方で、接続端子やNCFを使う実施形態も記載しており、この出願を特定の接合方式に固定してはいない。
ダミーダイには、最上部メモリダイと接触する接合領域と、その外側の非接合領域がある。特許文書は、非接合領域に溝や突出面を設ける工程を説明し、最終的なパッケージではモールド層がダミーダイの側面や上部メモリダイとの間の一部を覆うとする。特許文書は、この突出面を形成することで、上部メモリダイとダミーダイの間に介在するモールド層の体積を小さくできると説明している。
これは放熱にも関係する。出願文書は、モールド層の体積を減らすことで、最上部メモリダイとダミーダイの間の接合力を高め、最上部メモリダイからダミーダイへ向かう熱伝達効率を改善できるとしている。HBMはデータを高速に出し入れするメモリであると同時に、GPUやAIアクセラレータのすぐ近くで高密度に積まれる部品でもある。熱の逃げ道が細ると、性能の維持、長期信頼性、製造ばらつきの吸収が難しくなる。
このため、ダミーダイの形状変更は見た目より狙いが複雑だ。下面を狭くし、上面を広くし、側面を段階的かつ曲面でつなぎ、モールド層の入り方を調整する。最上部の部材を厚さ合わせと保護のために置く発想から、接合界面、機械強度、熱の通り道を同時に整える発想へ移す狙いがそこにある。
HBM4の16-high対応が示す次の圧力
今回の出願は、特定の製品名や量産時期を示すものではない。文書中にHBM5という製品世代も出てこないため、Samsungの次世代HBM仕様として読むことはできない。ただし、この種の構造が今なぜ注目されるのかは、HBM4の標準化を見るとわかる。
JEDECが公開したHBM4標準の発表では、HBM4は2048ビットのインターフェースで最大8Gb/s、スタックあたり最大2TB/sの帯域を掲げる。独立チャネル数はHBM3の16から32へ増え、4-high、8-high、12-high、16-highのスタック構成に対応する。32Gbダイを16枚積む構成では、スタックあたり64GBに達する。
この標準の方向性は、HBM競争の重心が転送速度の数字から、積層・接合・放熱を含めた実装全体へ広がっていることを映している。高い帯域、広いインターフェース、大きい容量を同じパッケージの中で扱うには、メモリダイの積層、接合、封止、熱経路をそろえて成立させる必要がある。ダミーダイは演算性能や容量を直接増やさないが、最上部で熱を受け、機械的にスタックを支え、パッケージ厚を規格に合わせる。高積層化が進むほど、この部品の失敗がスタック全体の歩留まりや長期信頼性に跳ね返る。
Samsungの2023年時点の説明でも、より高い積層数に対応するには、チップ層間の隙間をなくし、熱伝導を最大化する必要があるとされていた。今回の特許は、その課題を層間材料から最上部チップの形状と加工工程へ広げたものと読める。HBM4からその先の世代へ進むほど、パッケージの上側にある小さな構造の設計が、製品全体の信頼性を左右する領域に入る。
公開特許が示すのは製品発表ではなく、量産前の設計課題だ
特許出願は、技術の存在を示す資料であって、採用済み製品の証明ではない。KR20260040407Aも係属中の出願であり、請求項の範囲や実際の実装は今後変わる可能性がある。Samsungがこの構造をどのHBM世代へ入れるのか、顧客認定へ進んでいるのか、量産歩留まりをどれだけ改善できるのかは、公開文書だけでは確定できない。
それでも、この出願はHBM競争の焦点が細部へ移っていることをよく表している。HBMはAI需要の拡大とともに、容量、帯域、消費電力、パッケージ実装を同時に押し上げる必要がある。表に出やすいのはスタック容量や帯域幅だが、実際の製品競争では、最上部チップが反らないか、接合力を保てるか、熱が上へ抜けるか、封止材が余計な応力を生まないかといった製造側の条件が、顧客へ安定供給できるかを決める。
次に見るべき点は、このダミーダイ構造が実際のHBMロードマップでどの段階まで進むかだ。16-high構成が標準上の選択肢になり、AI向けメモリの容量と帯域がさらに増えるなら、Samsungに限らず各社はパッケージ上面側の熱と応力を処理する手段を増やさざるを得ない。今回の特許は、その競争がメモリセルやインターフェースの数字から、最上部に置かれるダミーダイの形状と加工方法へ広がっていることを示している。