AMDの次世代CPUアーキテクチャ「Zen 6」において、チップレット間の通信を担うインターコネクト技術が根本的に刷新される可能性が明らかになった。従来のSERDES PHY方式を脱し、「Sea of Wires（配線の海）」と呼ばれる高密度な並列インターコネクトへ移行する。この転換は、すでに同社のRyzen AI MAX 300シリーズ（開発コードネーム: Strix Halo）で先行実装されており、消費電力の大幅な削減、帯域幅の向上、そしてレイテンシの抜本的な改善を実現しているものだ。本稿では、この技術的転換の背景、アーキテクチャの詳細、そしてパフォーマンスに与える影響を見ていきたい。

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チップレット戦略の進化とインターコネクトの壁

AMDがZen 2アーキテクチャでチップレット設計を主流市場に投入して以来、CPUの性能スケーリングにおけるパラダイムは大きく変化した。モノリシックな巨大ダイを製造するのではなく、複数の小さなダイ（CCD: Core Complex Die、IOD: I/O Die）を一つのパッケージ上で結合するこのアプローチは、製造歩留まりを向上させ、製品ラインナップの柔軟な展開を可能にした。

しかし、この分散アーキテクチャの性能を最大限に引き出す上で、常に課題となるのがダイ間を結ぶインターコネクトの性能である。これまでAMDは、SERDES (Serializer/Deserializer) をベースとした物理層（PHY）を用いてCCDとIOD間の通信を担ってきた。この方式は、少ない配線数で高速なデータ転送を実現できるため、従来の有機パッケージ基板上での長距離配線に適していた。

だが、プロセッサに統合される機能（NPU、GPU）が増え、コア数が増加するにつれて、SERDES方式が持つ固有のオーバーヘッドが無視できないボトルネックとなりつつあった。データ転送のたびに発生するシリアライズ（並列→直列変換）とデシリアライズ（直列→並列変換）の処理は、それ自体がレイテンシを発生させ、相当量の電力を消費する。この物理的な制約が、次世代プロセッサの性能向上、特に電力効率とレイテンシ改善の足枷となっていたのである。

アーキテクチャ転換：SERDESから「Sea of Wires」へ

Zen 6で計画されているインターコネクトの刷新は、このSERDESが持つ根本的な課題への解答である。その核心は、シリアル伝送から超高密度な並列伝送への回帰であり、それを可能にするのがTSMCの先進パッケージング技術「InFO-oS (Integrated Fan-Out on Substrate)」である。

従来のSERDES PHY方式の構造と原理

まず、従来の方式を理解する必要がある。CPUコア（CCD）内部のデータは、数百ビット幅の並列バスでやり取りされる。このデータをIODに転送する際、そのままの配線数でパッケージ基板上を引き回すのは物理的に不可能である。

そこでSERDESが登場する。

  1. シリアライザー（送信側）: CCDの端に配置されたPHYが、幅広い並列データを高速なシリアル（直列）データストリームに変換する。これにより、ごく少数の物理配線でデータを送信できる。
  2. デシリアライザー（受信側）: IOD側でこのシリアルデータを受け取り、PHYが元の並列データに復元する。

この変換プロセスには、信号の品質を維持するための複雑なアナログ回路が必要となる。具体的には、クロック信号をデータから復元するCDR（Clock Data Recovery）や、信号の減衰を補償する等化（Equalization）、データ伝送のエラー耐性を高めるためのエンコード/デコード処理などが含まれる。これらの処理すべてが、電力消費と遅延（レイテンシ）の源泉となる。技術的な観点から見れば、これはエレガントだが、オーバーヘッドの大きい解決策であった。

新方式「Sea of Wires」の物理実装とInFO-oS技術

「Sea of Wires」は、このシリアル変換プロセスを完全に排除する。代わりに、ダイの下に設けられたRDL（Redistribution Layer – 再配線層） を利用して、微細で短距離の並列配線を文字通り「海」のように敷設する。これにより、CPUファブリックはダイ間で直接、広い並列ポートを介して通信できるようになる。

このアーキテクチャを実現する鍵が、TSMCのInFO-oSパッケージング技術である。

  • InFO-oS (Integrated Fan-Out on Substrate): これは、高価なシリコンインターポーザ（CoWoSなどで利用）を使わずに、有機基板上に直接、高密度なRDLを形成する技術である。ダイと基板の間に、半導体プロセスで製造された微細な配線層を構築することで、ダイ間を短く、かつ高密度に接続することが可能になる。
  • 物理的特徴: この技術の採用は、すでにAMDの最新APU「Strix Halo」のダイ写真から確認されている。従来チップのダイの端に存在したはずの巨大なSERDESブロックが消失し、代わりにファンアウト実装に典型的な、微細なパッドが規則正しく並んだ長方形の領域が出現している。これは、Strix Haloがこの新しいインターコネクト技術の先行事例であることを示す動かぬ証拠である。

このアプローチは、データ転送の物理的なパスを根本から変える。シリアル変換という「翻訳」作業が不要になるため、PHYに関連するあらゆるオーバーヘッドが一掃される。データは、いわば「ネイティブ」な並列形式のまま、ダイの境界を越えるのである。

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パフォーマンス分析：「Sea of Wires」がもたらす3大メリット

このアーキテクチャ転換は、CPU性能の主要な指標である「電力効率」「帯域幅」「レイテンシ」に直接的な、そして劇的な改善をもたらす。

1. 劇的な電力効率の改善：90%の削減も視野に

最大のメリットは、電力効率の飛躍的な向上である。High Yieldの分析によれば、この新インターコネクトはデータ転送あたりのエネルギーコスト（ピコジュール/ビット）を、従来のSERDES方式に比べて約90%も削減できる可能性があると推定されている。

この電力削減の根拠は明確である。前述の通り、複雑なアナログ回路（CDR、等化器など）で構成されるSERDES PHYを完全に排除できるため、その分の消費電力がゼロになる。これは特に、バッテリー駆動時間が重視されるモバイル向けプロセッサや、TCO（総所有コスト）が厳しく問われるデータセンター向けプロセッサにおいて、極めて大きな競争優位性となる。

2. スケーラブルな帯域幅の向上

「Sea of Wires」は、帯域幅の拡張性においても優れている。SERDES方式では、データレートを向上させるにはPHYの設計をより高度化する必要があり、物理的な限界に近づきつつある。一方、新しい並列方式では、帯域幅は物理的な配線数に比例してスケールする。つまり、必要に応じて配線数を増やすだけで、比較的容易に帯域を拡張できる設計になっている。

このスケーラビリティは、将来的にさらに多くのCPUコア、GPUコンピュートユニット、NPUを搭載するヘテロジニアス・コンピューティング環境において不可欠となる。特に、複数のCCDがIODを介してメインメモリにアクセスする際のボトルネック解消や、大規模なAIモデルを処理する際にNPUが必要とする広帯域なメモリアクセスを支える基盤技術となるだろう。

3. レイテンシの抜本的削減

レイテンシ（遅延）の削減も、この技術がもたらす重要な恩恵である。シリアライズとデシリアライズに伴う変換遅延がなくなることで、ダイ間のラウンドトリップタイムが大幅に短縮される。

この効果が最も顕著に現れるのは、メモリアクセスである。CCDからIOD内のメモリコントローラへの通信経路が低レイテンシ化することで、CPUコアがメモリからデータを取得するまでの時間が短くなる。これは、メモリアクセスの頻度が高いほぼすべてのワークロードに恩恵をもたらす。

  • ゲーミング: フレームレートの向上、特に最小フレームレートの安定化に寄与し、よりスムーズなゲーム体験を実現する。
  • HPC・科学技術計算: 大規模なデータセットを扱う計算において、ボトルネックを緩和し、計算時間を短縮する。
  • データベース処理: トランザクション処理性能の向上に直結する。

製造の複雑性と将来への展望

「Sea of Wires」は多くの利点をもたらす一方で、製造技術には新たな挑戦を課す。高密度な並列配線をダイ直下に形成することは、下記のような高度な技術的課題を伴う。

  • 設計の複雑性: 数百本にも及ぶ微細配線を、信号の干渉（クロストーク）を起こさずに引き回すには、高度な協調設計が求められる。
  • シグナルインテグリティ: 短距離とはいえ、信号の品質を維持するための精密な制御が必要となる。
  • 熱管理: 配線が高密度化することで、局所的な発熱とその処理が新たな課題となる可能性がある。

これらの課題を克服するには、AMDのチップ設計チームと、TSMCのようなファウンドリのパッケージング技術チームとの緊密な連携が不可欠である。Strix Haloでの先行実装は、AMDがこれらの課題を解決し、この技術を量産規模で展開できる自信を持っていることの現れと見てよいだろう。

この技術的転換は、AMDのチップレット戦略が新たなステージに入ったことを示唆している。単にダイを分割して組み合わせる「物理的な統合」から、複数のダイがあたかも一つのモノリシックなチップのように振る舞う「論理的な統合」へと深化する。Zen 6以降のRyzenおよびEPYCプロセッサは、この「Sea of Wires」を基盤とし、性能、電力効率、そして応答性のすべての面で、再び業界の基準を塗り替える可能性を秘めている。

Sources