2011年、スタンフォード大学のチームが単層MoS₂（二硫化モリブデン）で初めて電界効果トランジスタを動作させたとき、研究者たちの期待は明確だった。原子1枚分の厚さしか持たないこの半導体は、シリコンチャネルが厚さ3nm以下で移動度を急激に失うのに対し、構造的にその制約を受けない。ゲート長12nm以下が視野に入る将来のロジック半導体において、シリコンに代わるチャネル材料の最有力候補と見なされるようになった。
しかし、この「薄さ」自体が別の壁を生んだ。トランジスタの微細化には、ゲート電極とチャネルの間に挟む絶縁膜（ゲート誘電体）を薄くして静電制御を強める必要がある。シリコン技術では数十年かけて最適化されたこの工程が、2次元材料では根本的に難しい。MoS₂の表面にはダングリングボンド（未結合手）が存在しないため、原子層堆積法（ALD）の原料分子が吸着する反応起点がほとんどなく、誘電体が島状にしか成長しない。結果としてピンホール（微細な穴）が生じ、リーク電流が増大し、界面欠陥がキャリアを散乱して移動度を劣化させる。
この問題は、2次元トランジスタの研究において10年以上にわたり未解決のままだった。
二兎を追えない構造
2次元トランジスタの性能を左右する指標に相互コンダクタンス（）がある。ゲート電圧をわずかに変えたときにチャネル電流がどれだけ応答するかを示す値で、電圧増幅率やスイッチング速度に直結する。を高めるには、EOT（等価酸化膜厚、すなわち誘電体の実効的な薄さ）を下げ、チャネル長を短くし、かつキャリア移動度を維持する必要がある。
問題は、この三つが互いに矛盾しやすいことだ。EOTを1nm以下に攻めると、誘電体中の分極揺らぎや界面欠陥による散乱（誘電体起因散乱）が強まり、移動度が落ちる。移動度が落ちればも頭打ちになる。2026年に『npj 2D Materials and Applications』に発表された理論シミュレーションでは、非晶質Al₂O₃を単層MoS₂に接合した場合、移動度が最大70%低下しうると報告されている。
過去の研究はこのトレードオフに対し、さまざまなシード層（PTCDA分子、Si薄膜、Ge薄膜など）やファンデルワールス積層、プラズマ処理による表面活性化を試みてきた。EOTを0.67nmまで下げた例もあるが、それらは剥離フレーク（機械的に剥がした微小結晶）を用いた実験であり、ウェハースケールのCVD成長膜でEOT 1nm前後と高いを同時に達成した報告はなかった。
材料を変えず、境界を変える
NYCU電子物理学科のChang Wen-Hao（張文豪）教授とTSMC Corporate ResearchのTsung-En Lee（李宗恩）らの共同研究チームは、発想の軸をずらした。新しい半導体材料を探すのでも、新しい誘電体材料を開発するのでもなく、両者の「境界」そのものを設計対象にしたのである。
手法は次の通りだ。まず、サファイア基板上にCVDで成長させた単層MoS₂をターゲット基板上に転写する。次に超高真空中で電子ビーム蒸着により厚さ0.3nmのアルミニウム膜をMoS₂上にエピタキシャル成長させる。このアルミニウムはMoS₂の表面構造と整合した配列で成長するため、均一かつ連続的な膜になる。続いて、その場（in situ）で低圧酸化を施し、アルミニウムを厚さ約0.42nmのAl₂O₃（酸化アルミニウム）に変換する。最後に、このAl₂O₃の上にALDで2.85nmのHfO₂（酸化ハフニウム）を堆積してゲート誘電体スタックを完成させる。
0.42nmのAl₂O₃層が担う役割は二つある。第一に、MoS₂のダングリングボンドフリー表面上では均一に核形成できないHfO₂に対し、平滑で連続的な成長基盤を提供する。第二に、MoS₂チャネルとHfO₂誘電体の間に原子レベルの緩衝層を挟むことで、誘電体中の分極揺らぎや界面準位がチャネル中の電子に及ぼす散乱を抑制する。
Chang教授はプレスリリースで「長年、2次元トランジスタの改良はより良い半導体材料の探索に集中してきた。我々の研究は、材料間の原子界面が同等に重要であることを示している」と述べている。
数値が示す「三兎」の両立
この界面設計によって作製されたトップゲートトランジスタ（チャネル長約100nm）の性能は、過去のCVD成長単層MoS₂デバイスの報告と比べて明確な前進を示す。
| 指標 | 従来最高（CVD単層MoS₂トップゲート） | 本研究 |
|---|---|---|
| EOT | 約2nm（7nm HfO₂、Ref. 17） | 1.06nm（0.42nm Al₂O₃ + 2.85nm HfO₂） |
| 最大相互コンダクタンス | 0.31 mS/μm（チャネル長750nm） | 0.45 mS/μm（チャネル長約100nm） |
| サブスレッポールド係数 SS | 71.4 mV/dec（Ref. 17） | 約75 mV/dec |
| チャネル材料 | CVD成長単層MoS₂ | CVD成長単層MoS₂ |
EOTを約半分にしながら（2nm → 1.06nm）、は0.31から0.45 mS/μmへと約45%向上した。チャネル長も750nmから約100nmへ短縮されており、短チャネル効果を抑えつつこの値を達成した点が評価される。さらに、ゲートリーク電流は低く、ヒステリシス（ゲート電圧の掃引方向による特性のずれ）も最小限にとどまった。
Lee教授は「トランジスタの構成要素が原子数層分の厚さになると、界面はもはや材料間の単なる境界ではなく、デバイスの能動的な一部になる」と述べている。
ウェハースケール製造への射程
この研究が持つもう一つの意義は、材料の出発点にある。過去の高性能2次元トランジスタの多くは、粘着テープで層状結晶から剥がした微小なフレーク（剥離フレーク）を使っていた。剥離フレークは結晶品質が高い反面、サイズが数十μm程度に限られ、回路集積には向かない。本研究はCVDでウェハースケールに成長させた単層MoS₂を用いており、将来の量産プロセスとの親和性が高い。
実際、2次元材料の産業化は急速に進みつつある。2026年6月にはimec、ASML、TSMCの共同チームが300 mmウェハー上でMoS₂ nFETとWSe₂ pFETを50nmコンタクトポリピッチで作製した成果をVLSIシンポジウムで発表している。TSMCのMin Cao副社長（CTO）は「研究室から工場への移行を加速することが焦点だ」と述べており、本研究の界面工学アプローチもこの流れの中に位置づけられる。
IRDS（International Roadmap for Devices and Systems）は、2次元半導体のチャネル材料としての導入を2034年の0.7nmノードに想定している。その際のデバイス構造はゲートオールアラウンド（GAA）型で、ゲート長12nm、コンタクトゲートピッチ38nmが目標だ。本研究のEOT 1.06nmは、このロードマップが要求する誘電体スケーリングの水準に近い。
残された問い
この成果が示す方向性は明確だが、実用化までに検証すべき点は多い。まず、ウェハー全面での均一性だ。本研究は個別デバイスでの実証であり、数百個以上のトランジスタアレイでのばらつき評価は報告されていない。次に熱安定性である。補足データ（Supplementary Data）では400°Cの合成ガスアニールで特性改善が確認されているが、量産工程ではさらに高温の処理が加わる場合があり、エピタキシャルAl₂O₃層の構造安定性がどこまで保たれるかは不明だ。
p型チャネル材料（WSe₂やWS₂など）への適用可能性も未検証である。n型のMoS₂とp型のWSe₂では表面の電子構造が異なり、Alのエピタキシャル成長条件がそのまま転用できる保証はない。加えて、本研究の 0.45 mS/μmはシリコンの最先端FinFET（数mS/μm）と比べればまだ一桁以上低く、2次元材料がシリコンを代替するには、移動度と接触抵抗のさらなる改善が求められる。
界面を「設計する」という発想自体は、半導体工学において新しいものではない。シリコン技術では、Si/SiO₂界面の品質管理がMOSFETの性能を決定づけてきた。2次元材料において、その界面が0.42nmの薄膜として意図的に構築されたとき、デバイスの挙様がどう変わるか。本研究はその第一歩を、査読済みのデータとして示した。