IBMとSiemensは米国時間2026年10月14日、トランジスタを立体的に積み重ねる「ナノスタック」の設計・製造技術を進める研究協業を発表した。IBMが6月に示した0.7nm世代の構造に、Siemensの電子設計自動化（EDA）や製造シミュレーションの知見を組み合わせる。

前日の10月13日には、IBMが研究用のプロセス設計キット（PDK）を2027年1〜3月に提供する計画も明らかにした。上下に積んだ素子を動かす実証から、その素子で回路を組み、配線や熱の影響を見積もる段階へ進むための動きである。今回の協業は、ナノスタックを設計者が扱える技術へ育てる際に、どんな課題が残っているかを示している。

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Siemensとの協業は、何を設計できるようにするのか

両社が開発するのは、現在の7オングストローム（0.7nm）ノードと、その先の世代に向けた設計・シミュレーション・リソグラフィーの技術だ。IBMの発表によれば、ナノスタックの仮想モデルを作り、チップを製造する前に性能を見積もって設計を最適化し、製造上の課題を検討する。SiemensはEDAに加え、製造プロセスのシミュレーションや露光の最適化に関する専門知識を持ち込む。

立体的な配置になると、回路図に描かれたトランジスタだけを計算しても、実際の動作を十分には予測できない。配線には電流の流れを妨げる抵抗があり、近接する配線や素子の間には電荷を蓄える容量が生じる。こうした意図しない電気的な影響を実配置から取り出し、シミュレーションに組み込むのが、寄生抵抗・容量の抽出である。

Siemensは9月30日、n型とp型の素子を上下に積むCFETの解説で、上下に重なったゲート同士やソース・ドレイン同士、層間の絶縁材料を介した電気的な結合を挙げている。横に隣り合う素子の関係に加え、上下の関係もモデルに入れなければならない。IBMのPDK解説も、抵抗・容量だけでなく、熱の伝わり方や上下素子の相互作用を新しい検討項目としている。

つまり、素子を多く置けることと、その配置で回路の性能を引き出せることの間には、設計モデルで確かめるべき問題がある。配線による遅延や熱の影響を見積もれれば、配置の変更を試し、その結果を製造側へ返せる。今回の研究は、素子の構造、回路設計、製造方法を互いに照らして改善するためのものと読める。

Siemensは既存のCalibre xACTなどがCFETの解析に対応すると説明している。ただし、今回の協業で使う具体的な製品や、その検証結果は発表していない。既存ツールの対応と、IBMのナノスタックに向けた共同研究の成果は、区別して見る必要がある。

ナノスタックは、ナノシートをどう積み替えるのか

ナノスタックでは、n型とp型のトランジスタを上下に重ね、さらに水平方向にも位置をずらす。従来のナノシート素子も、薄い板状の半導体チャネルを重ねて使うが、ナノスタックが積み替えるのは、横に並んでいたn型・p型の素子そのものだ。Siemensが説明するCFET、すなわち相補型電界効果トランジスタの考え方に当たり、IBMは層を順に組み合わせる逐次積層方式を採る。

IBMの構造解説によれば、ウェハーを接合して上下の素子を組み合わせることで、同じ面積に置けるトランジスタを増やす。さらに、n型とp型で異なる材料の組み合わせを試し、それぞれの性能や電力効率に合うよう最適化できる。n型を上にするか、p型を上にするかも、チャネル材料や製造プロセスに応じて選べるという。

この自由度には、製造上の条件が伴う。ウェハーの平坦さと接合時の位置合わせを厳しく管理し、複数の高さにある素子へ微細な配線をつなぐ必要がある。IBMは産業への導入に向け、熱を伝えやすい接合材料や立体構造の計測・検査、対応するEDAの開発も必要だと説明する。積層できれば完成、という構造ではない。

なお、0.7nmという呼称は製造技術の世代を表し、素子の各部がその寸法で作られていることを意味しない。IBMが示しているのは、横方向に素子を詰めるだけでは得にくくなった密度を、上下の配置と材料の選択でも伸ばす道筋だ。設計ソフトウェアにも、その自由度と制約を反映させる必要がある。

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性能50%向上とSRAM縮小の、数字の読み方

ナノスタックで広く紹介される性能と電力の数字は、比較条件をそろえて読む必要がある。S. Reboh氏らがVLSI 2025で発表した研究の公開要旨では、4トラックの基本セルを前提として、IBMの2nm技術に対し、同じ電力で約50%の性能向上、または同じ性能で約70%の電力削減を予測している。両方を同時に達成した市販チップの測定値ではなく、他社の2nm製品との比較でもない。

一方、構造が実際に動くかどうかは別に検証されている。IBMの6月25日の発表は、薄い誘電体を介した接合や上下チャネルの設計に加え、入力を反転する基本回路であるCMOSインバーターの動作を実証したと説明する。素子の積層が物理的に成立する証拠と、製品規模の回路がどの性能を出すかという予測を分けている。

SRAMの縮小にも、固有の測定対象がある。Chen Zhang氏らによるVLSI 2026研究の公開セッション要旨では、上下のチャネルをずらす設計により、非積層の先端セルに比べて、レイアウト上のセル高さを40%超縮小できるとしている。上下のゲートをつなぐ構造はシリコン上で実証したが、ワード線の性能改善とビット線の同程度の性能はシミュレーション結果だ。

セルの高さの縮小率を、そのままキャッシュ容量の増加率やGPUの高速化率に置き換えることはできない。小さなセルを回路に組み込む際にも、配線と電気特性の評価が必要になる。素子やセルの段階で得られた利点を、まとまった回路でも引き出せるか。そこで再び、配置・配線を扱う設計環境が問われる。

2027年のPDKは、量産までのどこに位置するか

IBMが2027年1〜3月に提供を予定するPDKは、特定の製造プロセスで回路を設計するためのモデルや設計規則、ライブラリーなどをまとめたものだ。初期版には、論理機能を実装する標準セルライブラリーとSRAMの設計例を含む予定で、設計者はそれらを使って配置・配線を試し、初期の回路ブロックを作って密度や電力・性能の可能性を評価できる。

ただし、IBMは初期版に成熟した商用PDKの全モデルが含まれるわけではないと明記している。ファブレス企業やEDA企業、装置メーカー、研究機関が早期評価に加わり、技術と設計環境を共同で育てるための研究用キットだ。一般に配布する完成版や、すぐ量産発注できる設計環境の提供とは性格が違う。

IBMの公表を、確認した段階と予定する作業に分けると、現在地が見える。

公表日 公表した内容 次に残る仕事
2026年6月25日 ナノスタックの接合・チャネル設計とCMOSインバーター動作の実証 回路設計と製造を産業向けに成熟させる。生産は早ければ今後5年という見通し。IBM発表
2026年10月13日 2027年1〜3月の初期研究用PDK提供計画 標準セルとSRAM設計例を使う共同評価。成熟した商用PDKの全モデルは含まれない。IBM Research
2026年10月14日 Siemensとの設計・シミュレーション・露光技術の研究協業 仮想モデルと製造技術の開発。量産開始時期は公表されていない。IBM発表

6月の構造実証、10月の設計・製造研究、2027年1〜3月予定の研究用PDKは、量産開始とは別の段階である。上表は同じナノスタックに関する公式発表を比べたもので、PDKの日程を量産の日程へ読み替えてはいない。協業とPDKは別の発表であり、Siemensのツールや共同研究の成果が初期PDKへ入るとも確認されていない。

研究用PDKによって、設計者は新しい素子を使う回路の形を早くから検討できる。そこで配線や熱の問題が見えれば、素子や製造方法の改善にも返せる。IBMとSiemensの協業は、この往復を支えるモデルと技術を開発する取り組みである。

初期PDKで回路ブロックを組んだ評価がどう進み、抵抗・容量・熱のモデルがどこまで実際の構造を捉えられるようになるか。その検証が製造側の接合や配線の改善とつながれば、ナノスタックは素子の実証から、設計者が製品を検討できる技術へ近づく。