TSMCは、2028年に量産を予定する次世代半導体製造プロセス「A14」について、SRAMセル面積を0.017µm²未満に縮小する技術を研究要旨で明らかにした。12月14日の国際電子デバイス会議「IEDM 2026」で発表する予定で、同社はSRAM回路全体の密度も過去最高に達するとしている。

SRAMは、CPUやGPUなどのロジックチップで、高速なデータアクセスを担うキャッシュメモリに使われる。セル面積は1ビットを記憶する基本回路の面積を指し、SRAMマクロ密度は周辺回路を含めて単位面積当たりに収められる記憶容量を表す。A14によってSRAMセルの微細化がさらに進むことになるが、「約8年間の停滞が破られる」という見方には補足が必要だ。TSMCは2022年の3nm研究でも0.0199µm²のセルを報告しており、今回の成果は過去の研究値や用途の違いも踏まえて評価する必要がある。

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「8年間の停滞」には2022年の例外がある

TSMCは2022年の時点で、0.021µm²を下回る高密度SRAMセルを研究成果として発表していた。IEEEのIEDM公式アーカイブに収録された論文27.1では、3nm CMOS技術を用いて0.0199µm²を達成したと報告している。当時の要旨では、それまでに報告された高密度SRAMセルの中で最小の面積と位置づけられていた。

Chih-Hao Chang氏らによる論文の題名は「Critical Process Features Enabling Aggressive Contacted Gate Pitch Scaling for 3nm CMOS Technology and Beyond」だ。要旨には、256MbのSRAMマクロを実際に動作させて検証したことも記されている。つまり、単なる将来の目標値ではなく、動作検証を伴う研究成果だった。ただし、この数値をそのまま量産製品に共通するセル仕様とみなすことはできない。

韓国のETNewsは10月26日、2020年のN5プロセスで0.021µm²だったSRAMセルが、2028年のA14で再び縮小すると報じた。ここでいう「約8年間」は、2020年からA14の量産開始予定である2028年までを指している。2026年の現時点ですでに8年間が経過したという意味ではない。

SRAMセルの縮小が0.021µm²前後で事実上停滞してきたという大きな傾向と、2022年に小幅な縮小を達成した研究例が存在することは矛盾しない。ただし、その間のすべての研究でセル面積が変わらなかったと解釈するのは正確ではない。今回のA14で示された0.017µm²未満という数値は、2022年の0.0199µm²も下回っている。過去の例外を考慮しても、SRAMセルの微細化がさらに進むという今回の成果の意義は変わらない。

公表された研究値を時系列で比較する

TSMCが公表してきた研究成果を振り返ると、2022年の3nm研究では0.0199µm²、2025年のN2研究紹介では0.021µm²、そして2026年に公開されたA14の要旨では0.017µm²未満という値が示されている。

公開年・資料 研究対象・範囲 SRAMセル面積 比較する際の注意点
2022年・IEDM研究要旨 3nm CMOSの高密度SRAM研究 0.0199µm² 研究で報告された値であり、量産製品の共通仕様ではない
2025年・TSMC研究紹介 N2の高密度SRAMビットセル 0.021µm² 2022年とは異なる設計であり、N2全体の技術的な後退を意味しない
2026年・IEDM公開要旨 A14のSRAMセル 0.017µm²未満 0.017µm²は上限値であり、実際の面積は未公表。量産開始は2028年の予定

これらは公表時期も研究対象も異なる数値であり、同じ条件で比較した結果ではない。用途や設計の違いを考慮せずに並べているため、量産プロセスの世代が進むにつれてSRAMセルが一貫して小さくなっていることを示すものでもない。

その違いを踏まえたうえで、A14のセル面積を仮に0.017µm²として縮小率を計算してみよう。計算式は「（1−0.017÷比較対象のセル面積）×100」で、0.021µm²と比較すると約19%、2022年の3nm研究で報告された0.0199µm²と比較すると約15%の面積削減に相当する。

ただし、TSMCが公表した値は「0.017µm²未満」であり、0.017µm²が実際のセル面積というわけではない。実際の面積がさらに小さければ、削減率もこの計算結果を上回る。また、約19%と約15%という値は、異なる設計の公表値を用いた単純計算にすぎず、同一条件で測定した製品世代間の縮小率ではない。周辺回路を含むSRAMマクロ密度や量産時の歩留まりが、同じ割合で改善するとも限らない。A14の技術的な進歩を実際の製品に結びつけて評価するには、用途や動作条件を揃えた比較が欠かせない。

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同じ3nmでも、用途によってSRAMセルの面積は異なる

TSMCの2025年の研究一覧には、同じ3nm技術を使いながら、セル面積が0.052µm²という別のSRAMも掲載されている。これは、二つのアクセスポートを備えた「デュアルポートSRAM」の研究だ。2022年に報告された高密度SRAMセルとは用途も回路構成も異なるため、同じ3nmというプロセス名だけで比較することはできない。

このデュアルポートSRAMでは、1.0Vの電圧で3.6GHzの動作を達成し、最低動作電圧は495mVだったと報告されている。ここで重要なのは、3.6GHzという動作周波数が1.0Vで得られた値であり、495mVでも同じ速度で動作するという意味ではないことだ。SRAMの性能を評価するには、セル面積だけでなく、どの電圧でどの程度の速度を達成できるかも確認する必要がある。

したがって、0.052µm²という数値だけを根拠に、高密度SRAMセルより技術的に劣っていると判断することはできない。同様に、2025年のN2高密度SRAMセルが0.021µm²で、2022年の3nm研究における0.0199µm²より大きいことも、N2全体の技術的な後退を意味しない。製造プロセスの世代名が同じ、あるいは新しいというだけでは、用途や設計の異なるSRAMを同じ基準で比較できないのである。

実際、TSMCのN2に関する公式研究紹介では、0.021µm²のセルを採用しながら、SRAMマクロ密度を38.1Mb/mm²まで高めたと説明している。これは前世代比で1.1倍に相当し、設計と製造技術を協調して最適化することで達成したという。セル一つの面積と、周辺回路を含むSRAMマクロ全体に収められる記憶容量は、異なる指標である。セルそのものの微細化が難しくなっても、回路設計の改善によってSRAMマクロ密度を高める余地は残されていた。

注目すべきは動作条件とSRAM回路全体の密度

A14の公開要旨では、N2と比較してチップ密度が約20%向上するとされている。これはロジックとSRAMの双方の縮小によるものであり、SRAM単独の密度改善率を意味するわけではない。まして、CPUやGPUの処理性能が20%向上するという意味でもない。実際の製品でキャッシュ容量をどこまで増やせるかは、0.017µm²未満というセル面積だけでは判断できない。

TSMCはA14のSRAMマクロ密度について過去最高を達成したと主張しているものの、公開要旨には具体的な数値が記されていない。動作電圧や量産時の歩留まりについても、現時点では明らかになっていない。また、2028年という日程はA14プロセスの量産開始予定を指すものであり、この技術を採用したCPUやGPUが同年に発売されることを保証するものではない。

次の注目点は、12月14日のIEDM 2026における発表で、SRAMマクロ密度の具体的な数値や動作条件がどこまで公開されるかだ。縮小したセルをどのような用途に使い、どの電圧と速度で動作させ、周辺回路を含めて単位面積当たりにどれだけの記憶容量を収められるのか。こうした条件が明らかになれば、A14の微細化が将来のCPUやGPUのキャッシュ設計にもたらす効果を、より具体的に評価できるだろう。