Intel Foundryは、次世代半導体製造プロセス「Intel 14A」のプロセス設計キット（PDK）0.9を顧客向けに広く提供していることを、2026年11月2日付の公式Q&Aで明らかにした。Intelは10月29日の決算説明で、同月中に一部顧客への先行提供を開始したと説明しており、今回、提供範囲が拡大された形だ。顧客は実際に製造したシリコンで検証されたモデルを使い、回路の配置や配線といった物理設計を進められるようになる。
Intel 14Aでは、トランジスタの構造だけでなく、電源配線の配置や標準セルの高さも回路設計に影響する。PDK 0.9の重要な点は、こうした設計上の選択が性能、消費電力、面積に与える影響を、実際の製造プロセスの特性を反映したモデルで評価できることにある。
実際のシリコンで検証したモデルを物理設計に活用
PDKは、半導体製造プロセスの設計ルールや電気的特性を、電子設計自動化（EDA）ツールで利用できるようにまとめたものだ。例えば、配線同士をどこまで近づけられるかは設計ルールで定められ、トランジスタに電圧を加えた際の電流特性は素子モデルで表現される。EDAツールはこれらの情報を使い、回路の配置や配線が製造上の制約を満たしているかを検証するとともに、設計した回路が想定どおりに動作するかをシミュレーションする。
製造ルールを満たした配線であっても、電気抵抗や隣接する配線との間に生じる寄生容量は避けられない。レイアウトからこれらの寄生成分を抽出することで、回路図だけでは把握しにくい信号遅延を評価できる。例えば、クロック周期内に信号が伝わる時間的余裕が不足する場合、回路の配置を変更して配線を短くする方法と、駆動力の高い標準セルに置き換える方法を比較できる。製造上の制約を満たすことと、要求される動作速度を達成することは、別々に検証する必要がある。
Intelによると、14A向けの各PDKは実際のシリコンによる検証結果を基に作成され、バージョンを重ねるごとに製造プロセスの特性をより正確かつ包括的に反映する。多くの顧客にとってPDK 0.9は、本格的な製品設計に着手する判断基準になるという。製造プロセスの認定が完了する前から設計を進めることで、認定時期に合わせて設計データを製造工程へ引き渡せるようにする狙いがある。ただし、モデルが実測値に基づいていても、最終的な製品の動作周波数は回路構成や配置、配線などによって異なる。
実際の設計には、PDKに加えて対応するEDAツールや設計IPも必要となる。EDAツールは回路の配置・配線や検証を担い、設計IPは製品に組み込む再利用可能な回路を提供する。Intelは複数のEDAベンダーによる設計ツールの認証が進んでいると説明しており、今後のPDK更新に向けてツール、IP、設計フローの検証を続ける方針だ。顧客にとっては、自社が採用するツールとIPの組み合わせで、必要な設計工程を問題なく進められるかが重要になる。
RibbonFET 2、裏面給電、Turbo Cellsが設計にもたらす変化
Intel 14Aでは、前世代で培った製造技術を基盤に、第2世代のゲート・オール・アラウンド（GAA）トランジスタ「RibbonFET 2」と、新しい裏面給電技術「PowerDirect」を採用する。GAAトランジスタは、電流が流れるチャネルをゲートが取り囲む構造を持ち、ゲート電圧によって電流を制御する。回路設計者は、この構造の電気的特性を反映したモデルを使って、動作速度や消費電力を評価する。
PowerDirectは、チップ内部への電力供給経路を変更する技術だ。電源配線をウェハーの裏面側に配置することで、表面側の配線層に信号配線用の空間を確保しやすくなる。回路を高密度に配置した領域でも信号配線の自由度が増す一方、その効果は実際の配置や配線によって変わる。そのため、設計ルールに従って回路を配置したうえで、配線の混雑状況や信号遅延を評価する必要がある。
さらに、Intel 14Aでは「Turbo Cells」と呼ばれる高駆動力の標準セルも利用できる。標準セルは論理ゲートなどの基本回路を規格化したもので、EDAツールによる自動配置・配線に使われる。IntelのHPC・AI向け技術資料によると、Turbo Cellsは通常の標準セルの配置列2行分の高さを使い、より大きな駆動電流を得る設計となっている。配線や接続先の容量が大きい回路では、駆動電流を増やすことで信号の切り替え時間を短縮できる。
ただし、Turbo Cellsは通常のセルより広い配置領域を必要とするため、チップ全体に採用すればよいというものではない。動作周波数を制約するクリティカルパスなど、遅延の短縮が重要な部分に適用し、面積や消費電力とのバランスを取ることが求められる。時間的な余裕が十分にある回路まで高駆動力のセルに置き換える必要性は低い。PowerDirectによって確保できる配線空間とTurbo Cellsの高い駆動力を組み合わせ、性能・消費電力・面積（PPA）を最適化できるかどうかが、設計上の重要な検討事項となる。
PDK 1.0は2027年第1四半期予定、量産能力の拡張は顧客需要次第
Intelの2026年第3四半期決算説明資料、四半期報告書、公式Q&Aによると、Intel 14AのPDKは2026年10月に一部顧客へバージョン0.9が提供され、2027年第1四半期にはバージョン1.0の提供が予定されている。同社は2027年のリスク生産に向けた投資も継続しているが、製造能力をどの程度、どのペースで拡張するかは、確約された顧客需要に応じて判断する方針だ。この需要にはIntel自身の製品向けと外部顧客向けの両方が含まれる。リスク生産とは、本格量産に先立ち、製造条件や歩留まり、製品品質などを確認する段階を指す。
製造プロセスの認定では、工程が所定の技術・品質基準を満たしているかを確認する。一方、量産段階では、要求品質を満たすチップを必要な数量だけ安定して製造できることが求められる。Intelは、14Aの開発が業界の期待する性能や歩留まりの水準に近づいていると説明しているものの、今回のQ&Aでは歩留まりの具体的な数値や、顧客製品で実証された動作周波数を明らかにしていない。
また、Intelは四半期報告書で、2026年第2四半期に14Aの開発を完了させる方針を決定したことを明らかにしている。ただし、PDKの提供拡大や開発方針の決定が、そのまま外部顧客向けの量産開始を意味するわけではない。今後の焦点は、製造プロセスの認定がどこまで進むか、顧客が設計を製造段階へ移す時期、そして設備投資を正当化できるだけの確約済み需要を確保できるかにある。今回の資料では、顧客ごとの製造開始時期や量産契約の詳細は明らかにされておらず、Intel 14Aの商用展開の規模と時期を判断するには、引き続きこれらの情報を確認する必要がある。