Intelの次世代製造プロセス14Aをめぐり、同社が後続版の14A2で電力供給の設計を変える可能性が出てきた。韓国ETNewsは、Intelが14A2で背面給電を主経路としつつ、前面側の金属配線も補助的な電力供給とクロック配線に使う案を検討していると報じた。Intelが公式に発表した仕様ではなく、現時点では検討報道だ。
この話は、細部の設計変更より大きい。Intelは14Aを、RibbonFET 2とPowerDirect背面給電を組み合わせる次の主力ノードとして位置づけている。公式ページでは、14Aが18A比で同一電力時15～20%の性能向上、同一性能時25～35%の消費電力削減、最大30%のチップ密度改善をもたらすとうたう。ETNewsが報じた14A2の両面給電検討は、この密度改善をさらに押し込む時に、背面給電でどこまで電流を運べるのかという問題を示している。
背面給電の次の制約
Intelは18AでRibbonFETゲートオールアラウンド・トランジスタとPowerVia背面給電を組み合わせた。公式説明では、PowerViaは標準セルの利用効率を高め、IRドロップを減らす。電源配線をトランジスタの下側へ逃がせば、信号配線のための前面側金属層を空けやすくなる。微細化で配線が詰まるほど、この利点は大きい。
14Aでは、この発想をPowerDirectへ進める。Intelの表現では、14AはRibbonFET 2とPowerDirectで構成され、18Aからさらに密度を上げるノードだ。加えてTurbo Cellsにより、CPUやGPUのブロック単位で性能と電力の調整をしやすくするとしている。つまり、14Aの公式ストーリーは、トランジスタと電力供給、セル設計をまとめて前進させるものだ。
だが、ETNewsによると、14A2で問題になるのは最下層金属配線M0のピッチである。14AはM0ピッチ約28nmを狙い、14A2では約21nmまで詰める可能性があるという。M0がここまで細ると、露光時の確率的な欠陥、配線抵抗、ナノTSVを通じた電流供給が同時に厳しくなり、IRドロップの余裕も削られる。背面から電源を入れれば前面配線が空く、という一方向の改善では、電流密度と信号配線の要求を同時に満たせない場面が出てくる。
今回報じられた案は、背面給電を捨てるものではない。主経路は背面に置いたまま、前面側の一部金属層を補助電源やクロックに割り当てる構成だ。密度を優先すれば前面配線を信号に使い切りたい。一方で、電源の安定性が崩れれば性能も歩留まりも得られない。14A2の検討は、微細化が進むほど、電力供給そのものが設計面積を奪い返してくることを示している。
High-NA EUVと二重露光のコスト
ETNewsは、14A2がM0を21nm級へ縮める場合、High-NA EUVと二重露光の組み合わせが検討されると伝えている。二重露光はパターンを分けて形成するため密度を上げやすいが、工程数とコスト、欠陥管理の負担も増える。High-NA EUVは解像力を上げる装置だが、材料やマスク、計測、設計ルールまで含めて新しい運用を要する。
5月にはIntel 14Aが一部層にHigh-NA EUVを使う計画で、量産へ向けた移行には材料やマスク、計測、設計ルールに加え、計算リソグラフィが絡むと報じられていた。Intelが外部顧客へ渡す14A PDK v0.9は10月予定とされる。PDKは顧客が設計を始めるための前提であり、ここに電力供給や配線ルールの現実が反映される。
微細化の競争は、もはや数字の小ささだけで決まらない。M0を狭めるほど、配線抵抗と電流密度の制約が表に出る。背面給電を導入しても、電源網とクロック、信号配線の割り付けは再び詰め直しになる。14A2が両面給電を検討しているという話は、Intelが密度改善を取りに行くほど、設計ルールを保守的にせざるを得ない場所も増えるという、やや苦い現実を含んでいる。
14Aの顧客獲得リスク
Intelにとって14Aは、技術ロードマップ上の次ノードであると同時に、ファウンドリー事業の信頼を試す節目でもある。2025年第2四半期の10-QでIntelは、18Aと18A-Pの先に14A開発と重要な外部顧客の獲得を進めていると説明した。一方で、14Aについて重要な外部顧客を確保できず、顧客マイルストーンを満たせない場合、14Aと後続の先端ノードを開発・製造する経済合理性がなくなる可能性があるとも警告した。
その表現は2026年第1四半期の10-Qで少し変わっている。Intelは、18Aで製造された最初の製品を投入したとし、14Aでは潜在的な重要顧客との設計マイルストーンで大きく進捗したと述べた。さらに、Intel自身の製品ロードマップにも14Aを使う将来製品が含まれるようになったと説明している。ただし、十分なコミット済み需要を設計採用で確保できなければ、14Aと後続ノードを停止または中止する可能性があるという警告は残った。
この文脈で見ると、14A2の設計変更報道は、単なる技術的な工夫では終わらない。外部顧客が見たいのは、密度や性能、電力、歩留まりがコストに見合う形で成立するかどうかである。両面給電は電源余裕を改善する可能性がある一方、設計ルールと検証の複雑さを増やす。Intelが14Aを外販ノードとして成立させるには、PDKの段階で顧客が設計可能だと判断できるだけの安定性が必要になる。
TSMCとSamsungの電源網ロードマップ
競合側でも、電力供給は先端ノードの主要な差別化点になっている。Tom's Hardwareは4月、TSMCのA16がSuper Power Railを使い、2027年に高量産へ入る計画だと報じた。同記事によると、TSMCはA14を2028年、A12を2029年に置き、A12をA16に続く次世代の背面電力供給ノードとして説明している。TSMCは少なくとも2029年までHigh-NA EUVを避け、現行EUVでロードマップを進めるという。
Samsung側では、The Elecが7月2日、Samsung FoundryがSF1.4を2029年に主要顧客向け量産へ入れる計画を改めて示したと報じた。SF1.4+は2030年、SF2P+は2027～2028年、AI/HPC向けのSF2Xも並ぶ。Samsung公式ページは、同社のロジックプロセスが180nmから2nm以降までを覆い、HKMGからGAAまでの技術移行を重ねてきたと説明している。
Intel、TSMC、Samsungの競争は、トランジスタ構造の比較から電源網と配線設計の比較へ移っている。GAAや背面給電、High-NA EUV、設計技術協調最適化は、別々の売り文句ではなく、同じ密度と電力の問題に向いた道具である。14A2で前面と背面を併用する案が浮上したのだとすれば、Intelは「背面給電を導入したから前面配線がすべて自由になる」という単純な段階をすでに越えつつある。
最後に見るべきは、10月予定とされるPDKだ。ETNewsは、Intel 14Aのリスク生産を2028年、量産を2029年と伝えている。Tom's Hardwareも同様に、14Aのリスク生産を2028年、量産を2029年と報じ、外部顧客向けPDK v0.9が10月に予定されているとした。時期がこの通りなら、14A2の設計判断はまだ量産直前の話ではなく、顧客設計と製造ルールを固めるための前段階にある。
Intelに必要なのは、密度の野心を示すだけでは足りない。14Aが18A比最大30%の密度改善を掲げる以上、その後続でさらにM0を詰めるなら、給電とクロック、信号配線に加え、欠陥管理の制約を顧客が受け入れられる形に落とす必要がある。SEC提出書類が示す通り、14Aは技術開発の成功と同時に、十分な需要で経済合理性を証明しなければならない。
14A2の両面給電検討は、Intelが先端ノード競争から退く兆候ではなく、むしろ密度競争の深い場所へ踏み込んでいることを示す。ただし、その分だけ勝負は狭くなる。10月のPDK、2028年のリスク生産、2029年の量産までに、Intelが外部顧客へ「設計できる14A」を示せるか。今回の報道で見えてきたのは、その技術的な難所である。