NVIDIAは2026年7月21日、データセンター向け「Vera CPU」のアーキテクチャ白書を公開した。独自設計のArmコア「Olympus」は10命令幅のデコード、164MBの共有L3キャッシュ、最大1.2TB/sのLPDDR5Xメモリを備える。さらに同社は、2ソケット構成のSPECrate 2026整数試験でAMD EPYC 9755を上回ったとする試算も示した。ただし総合値の差は約3％であり、コア当たりのグラフが描く大差とは意味が違う。VeraはAIエージェント向けに、ソケットをフル稼働させたときのスレッド性能と遅延の予測しやすさを重視している。
925対898、総合差は約3％
NVIDIAが白書に記載したSPECrate 2026_int_baseの推定総合値は、Veraが925、EPYC 9755が898だった。差は約3％である。両システムは2ソケット構成で、GNU 15.2と同じ最適化フラグを使った。コンパイラを揃えた比較としては、Veraのアーキテクチャを測る意味がある。
| 測定条件 | NVIDIA Vera | AMD EPYC 9755 |
|---|---|---|
| 物理コア数（2ソケット） | 176 | 256 |
| スレッド／コピー数 | 352 | 512 |
| メモリ | 1.5TB LPDDR5X-9600 | 2.3TB DDR5-6400 |
| SPECrate 2026_int_base（推定） | 925 | 898 |
Veraは物理コアが80個少ないにもかかわらず、整数スループットの総合値でわずかに先行した。少なくともNVIDIAが選んだ同一コンパイラ条件では、コア、キャッシュ、メモリを合わせたVeraシステム全体がコア数の差を埋めた。SPECrateは単位時間当たりに完了する仕事量を測るため、少ないコアで総合値を上回った点には重みがある。
ただし、925は正式なSPEC登録値ではない。試験に使ったVeraが参照システムで、SPECの可用性要件を満たさないため、NVIDIA自身が「推定」と明記している。同社の比較図には、物理コア当たりに正規化した負荷時の値も使われた。白書が掲げる最大1.9倍のIPCや最大2.4倍の命令フェッチ性能は、ソケット全体の925対898とは異なる尺度である。
結果がコンパイラと設定に左右される点も見落とせない。SPECの公式データベースには、同じEPYC 9755を2基積んだDell PowerEdge M7725が、AOCC 5.1と性能重視の設定で1070を記録した例がある。これはVeraの925より約16％高いが、測定環境が違うため直接の勝敗には使えない。むしろ、VeraがEPYC全般を上回ったと一般化できないことを示している。
10命令幅のOlympusは分岐待ちを減らす
Olympusの狙いは、動作周波数だけに頼らず、1クロックで処理できる命令を増やすことにある。フロントエンドは10命令幅でデコードし、ニューラル方式を含む複数の分岐予測器が1サイクルに最大2本の成立分岐を処理する。エージェントが使うPythonランタイムやコンパイラ、グラフ分析は分岐が多く、次に実行する命令を外すと広い実行器が空転する。NVIDIAは予測と命令供給を太くし、その待ち時間を削ろうとしている。
キャッシュも単一スレッドを止めないために厚くした。各コアは64KBのL1命令キャッシュ、96KBのL1データキャッシュ、2MBの専用L2を持ち、全88コアで164MBのL3を共有する。グラフ向けプリフェッチャーは、次のアドレスが直前の読み出し結果で決まるようなデータ構造を先読みする。ポインタをたどる検索や分析では、連続データを読む通常のプリフェッチだけでは間に合わないからだ。
実行部は6基の128ビットSVE2パイプとFP8をサポートする。白書はさらに、アウト・オブ・オーダー実行を深くし、メモリ待ちの間に独立した命令を先へ進める設計を説明した。選択した負荷に対し、NVIDIAはEPYC 9755比で最大2.3倍の分岐予測数、最大3.5倍の成立分岐処理、最大4.3倍のバックエンド処理を報告している。いずれも同社測定の上限値であり、アプリケーション全体が同じ倍率で速くなるという意味ではない。
コア数より、ソケット内の距離を揃える
Veraは88コアと共有キャッシュを1枚のモノリシックな計算ダイに載せ、メモリとI/Oを隣接するダイレットへ分けた。各ソケットはOSから1つのNUMAドメインとして見え、2ソケット構成でもNUMAノードは2つになる。NVIDIAは、複数の計算ダイをまたぐ経路を避けることで、トポロジーに起因する遅延のばらつきと計算ダイ間のオーバーヘッドを減らせると説明する。白書はチップレット型CPUとのコア密度の差を示しておらず、この効果も第三者が同じ負荷で確かめる必要がある。
コアを支えるScalable Coherency Fabricは最大3.4TB/sの帯域を持つ。8基のメモリコントローラは交換可能なSOCAMM2のLPDDR5Xを接続し、容量は最大1.5TB、総帯域は最大1.2TB/s、コア当たりでは最大14GB/sに達する。88コアをフル稼働させたときにも各スレッドへデータを運べることが、NVIDIAのいう「負荷時の単一スレッド性能」の前提になる。
Spatial Multithreadingも同じ発想だ。1コアの資源を2スレッドで共有するだけでは、片方の処理がもう片方の遅延を揺らす。NVIDIAはOlympusの広い資源を2スレッドへ分割しやすく設計し、88コアから176スレッドを作る。最大性能を求める処理と、管理処理を担う兄弟スレッドを同居させる構想である。実効的な分離度は、独立した負荷試験で確かめる必要がある。
Veraの消費電力は250〜450Wの範囲で設定できる。最大1.8TB/sのNVLink-C2Cに加え、PCIe 6.4とCXL 3.1にも対応する。2ソケット構成では176本のPCIeレーンを提供する一方、Vera Rubin向けは96本となる。高速なコアだけを売るのではなく、GPU、メモリ、I/Oまで一体で詰まりを減らすCPUだと分かる。
性能の主語を「AIエージェント」に限定できるか
Veraの白書が裏づけたのは、コア数を抑えながら、分岐の多い整数処理とメモリ負荷の高い仕事をソケット全体で回す設計である。エージェントはツール呼び出しやコード実行の結果を待って次の推論へ進むため、1本の処理が遅れるとGPUも待たされる。NVIDIAがコア密度より、負荷時のスレッド性能と遅延の揃いやすさを選んだ理由はここにある。
一方、公開されたSPEC総合値は整数のスループット試験に限られる。単一ジョブを測るSPECspeed 2026と浮動小数点の結果はなく、Veraが一般的なサーバー処理でも優位かどうかは判断できない。最大1.9倍や1.8倍といったNVIDIAの性能訴求も、選択したエージェント関連負荷での自社測定である。
NVIDIAはVeraを量産中とし、システムメーカーとクラウド事業者が2026年秋から提供を始めるとしている。正式なSPEC登録値、第三者が同じ条件で行う整数試験、未開示の浮動小数点性能が揃えば、Olympusが用途を絞った強さを製品環境でも保てるかを判断できる。Veraの成否は、925という数字より、AIエージェントの待ち時間を本番負荷でどれだけ縮められるかにかかっていると言えるだろう。
