韓国の半導体IPスタートアップであるPanmnesiaと米Meta Platformsのインフラ部門（Meta Infra）の研究チームは2026年9月8日、Compute Express Link（CXL）を活用してデータセンター全体を1個の巨大な半導体チップのように密結合する次世代AIインフラストラクチャのアーキテクチャを発表した。研究成果は英科学誌『Nature Reviews Electrical Engineering』に招待総説論文（invited Review）として掲載された。半導体スタートアップが同誌で総説を主導するのは世界初であり、同誌がCXLとAIデータセンター構造を扱った総説としても初めての事例となる。
フロンティアAIモデルの学習規模は、パラメータ数が兆（trillions）単位へと膨張している。これに伴い、計算基盤では数千基に及ぶアクセラレーターがテラバイト単位の中間データを頻繁にやり取りする状況が生じている。現在の分散学習では、すべての参加チップが足並みを揃えるバリア同期が前提となるため、わずか1台の通信遅延がシステム全体の進行を止めてしまう。ネットワークの遅延のばらつき（テールレイテンシ）をいかに抑え込み、計算資源全体をひとつの実行環境として保てるかが、モデルの大規模化における構造的課題として浮上していた。
ラックの壁を越える「単一チップ型」データセンター構想
分散学習の処理効率は、参加する計算資源の増加に伴って自動的に維持されるわけではない。論文が引用したある大規模AIシステムの測定例では、参加チップ数を6倍に増やした際にデバイスあたりの実行効率が80%台半ばまで低下した。原因は演算性能の不足ではなく、データの依存関係と同期待ちが急速に膨らむことにある。本番環境のネットワーク計測では、最悪値に近い99パーセンタイルの遅延が中央値の約5倍に達する事例も報告されている。
従来の分散システムでは、サーバー単位でCPUやGPU、メモリを固定的に搭載し、ノード間をEthernetやInfiniBandといったネットワークで結んできた。しかし、バリア同期を伴うAI学習では、どれほど個々のアクセラレーターが高速に演算を終えても、最も遅いノードの転送が完了するまで他の全チップが待機を強いられる。
PanmnesiaとMetaが提示した「One-Chip-Like Datacenter（単一チップ型データセンター）」構想は、この遅延の不確実性を物理層とプロトコル層の双方から解消しようとする試みだ。従来のサーバーという枠組みを取り払い、データセンター全体をプロセッサ内部のオンチップネットワーク（NoC）のように扱い、ハードウェアが直接キャッシュ一貫性とメモリ共有を調停する。
NVLinkとスケールアウトRDMAが抱える構造的境界
この提案の意義を理解するには、現行の最先端AIクラスターが採用しているインターコネクト構造との対比が必要になる。現在主流となっているNVIDIAのGB200やGB300 NVL72などの構成では、ラック内部のアクセラレーター群はNVLinkおよびNVLink-C2Cによって高速に相互接続され、密結合なスケールアップドメインを形成している。
問題は、通信がラックの外へ出る瞬間に生じる。ラックをまたぐスケールアウト通信では、データはNICを経由してRDMA（RoCEやInfiniBand）ネットワークへ送出され、複数のスイッチキューやルーティング判断、OSソフトウェアスタックの調整を受ける。このとき、アドレス空間、トランザクションの処理順序、障害復旧の管理単位という3つのシステム境界をまたぐことになる。
この二層構造により、256バイトのデバイス間往復アクセス遅延はマイクロ秒オーダーへと跳ね上がる。たとえラック内部のNVLink通信が数十ナノ秒で完了していても、ラックをまたいだ瞬間に通信時間が一桁以上悪化し、完了時間のばらつきが広がる。
これに対し、CXLを用いたスケールアップファブリックは、CPU、アクセラレーター、メモリを単一のハードウェア管理ドメインへ配置する。CXLはPCIeの物理層上で動作し、I/O制御（CXL.io）、アクセラレーターのキャッシュ参加（CXL.cache）、メモリの直接ロード／ストア（CXL.mem）をサポートする。遠隔ノードへのアクセスを「ネットワークメッセージ」として送受信するのではなく、ハードウェアが保証する「メモリ階層の一部」として直接読み書きする形態へと転換する。
3大ハードウェアが支える「数百ナノ秒」と960基コヒーレンス
CXLの規格自体はプロトコルの取り決めを定めたものに過ぎず、ハードウェアの内部実装次第では遅延のばらつきを抑えきれない。そこで論文では、データセンター規模の予測可能な低遅延を実現するために、3つの中核ハードウェアコンポーネントを定義している。
第一に、高ファンアウト・非ブロッキングスイッチである。多数の接続ポートを1段に集約することでスイッチの段数（ホップ数）を最小限に抑え、入力が同時に集中しても内部で競合が起きない非ブロッキング構造を採用する。All-Reduceやパラメータ交換のように全デバイスから一斉にトラフィックが押し寄せる通信において、パケットが通る経路長と処理時間を一定に保つ。
第二に、リンクアクセラレーションユニット（LAU：Link Acceleration Unit）である。ファブリック境界において、ローカルなアドレスやメタデータを最大4 PB（ペタバイト）規模のファブリック共通空間へと高速変換する。さらに、8種のCXL.io、6種のCXL.cache、12種のCXL.memという計26種のトランザクションを識別し、ポート振り分けや再試行、輻輳制御を実行する。従来ファームウェアが行っていたこうしたプロトコル処理を固定ハードウェアパイプラインへ移すことで、制御ソフトウェアの割り込みに起因する遅延の揺らぎを排除する。キュー占有率が中度（10%）や重度（25%）に達した際の輻輳制御もハードウェアが即座に介入する。
第三に、ファブリックコントローラーである。トランザクションを物理転送単位へ分割・再構築し、データの整合性や再試行、トランザクション順序を一元的に検査する。最大4,096デバイスに達する大規模ファブリックにおいて、全ポートが同一の優先度ポリシーで動くように調停する。
データを表で見る
| アクセラレーター数 (基) | |
|---|---|
| 従来参照構成（CPUあたり） | 2 |
| 提案構成（CPUあたり） | 16 |
| 現行NVL72ドメイン | 72 |
| 提案コヒーレンスドメイン | 960 |
これらのハードウェアを組み合わせることで、システムの管理規模は飛躍的に拡大する。従来の参照設計ではCPU 1基が管理するアクセラレーターは2基にとどまっていたが、保守的なCXL.cacheの前提下でも1基あたり16基へと8倍に広がる。さらに、このCPUグループ約60組が同一のアドレス空間とトランザクション順序規則を共有することで、最大960基のアクセラレーターが単一のスケールアップコヒーレンスドメイン内で動作する。
NVLinkベースの現行NVL72が提供する72基というスケールアップ規模に対し、960基は約13.3倍の密度に相当する。ラックを越えた256バイトの往復アクセス遅延も、スケールアウトRDMA網のマイクロ秒オーダーから、固定ホップのCXLパスによって数百ナノ秒オーダーへと大幅に短縮される。
銅線7メートルの物理限界と「光CXL」への移行条件
ただし、このアーキテクチャは無条件にデータセンター全体へ敷設できるわけではない。伝送速度の向上に伴う物理的な信号損失という厳しい制約が横たわっている。
PCIe 6.0/7.0やCXL 4.0世代が目指す128 GT/sの伝送速度では、銅線ケーブルによる高周波信号の減衰とジッターが極めて激しくなる。2基のリタイマーを挟んだとしても、電気信号が到達できる物理的限界は約7メートルにとどまる。標準的なサーバーラックの配置に換算すると、横並びで約6〜7台分の幅が銅線で接続できる限界値となる。
この7メートルという数値は、理想的な配線環境を前提とした枠組みであり、無条件の保証値ではない。コネクタの挿抜損失、プリント基板上の配線長、リタイマーの配置位置、動作温度の上昇によって信号マージンは削られる。ラック内の配線設計においても、垂直配線は経路長を短縮できるが冷却用の気流を妨げ、水平配線は通風を確保できる一方で配線長が伸びるというトレードオフを抱える。スイッチトレイをラック中央に配置してケーブル長のばらつきを抑えるなど、物理的な実装設計そのものが遅延アーキテクチャの成否を握っている。
7メートルを超える規模へスケールアップドメインを拡張するためには、光接続CXL（CXL-over-Optics）や光バックプレーン、さらにはCPO（Co-Packaged Optics）といった光電融合技術の導入が前提となる。光信号に変換すればデータセンターのフロア全体へとファブリックを延伸できる。
しかし、光接続は伝送距離の制約を緩和する手段であって、トランザクションの順序保証や冷却、パッケージング、サプライチェーンの供給性、総所有コスト（TCO）といった実務上の課題まで肩代わりしてくれるわけではない。初期の展開においては、ラック内部の短距離配線には銅線を残し、ラック間や列間の長距離接続から段階的に光を導入するハイブリッド構成が現実的な選択肢となる。
サーバー単位からデバイス単位へ移る障害復旧の焦点
One-Chip-Like Datacenter構想は、遅延の短縮に加えて、システムの保守と障害復旧のあり方にも変化をもたらす。
本アーキテクチャでは、物理リソースが「トレイ（Tray）」単位で分離（ディスアグリゲーション）される。計算用トレイやメモリトレイ、スイッチトレイがそれぞれ独立した筐体として分離され、それらが「ポッド（Pod）」、さらに多段Closやファットツリー構造の上位「ファブリック」へと階層的に束ねられる。従来のデータセンターにおけるリソース分離は、独立したサーバー間で生じる50%以上のリソース遊休を解消する目的が強かったが、本設計ではこれを同期待ちの解消と障害隔離へと結びつけている。
従来のサーバー構成では、マザーボードやメモリ、アクセラレーターのいずれか1箇所にハードウェア障害が発生した場合、サーバー丸ごと1台をクラスターから切り離す必要があった。その結果、健全な他のCPUやGPUまでもが巻き添えで停止し、計算資源が遊休化する。これに対し、トレイ単位で分離されたCXL環境では、障害が発生した個別デバイスだけを切り離してオンライン交換（ホットプラグ）することが可能になる。
マルチテナント環境における運用では、共有アドレス空間の管理とアクセス権限の分離を明確に切り分ける設計が求められる。ハードウェアレベルでキャッシュの一貫性を保つことと、異なるユーザーやワークロードにデータの閲覧を許可することは同一ではない。ファブリック下層におけるCXL IDE（Integrity and Data Encryption）による暗号化や、スイッチおよびエンドポイントでのハードウェアアクセス制御が欠かせない。
発表を行ったPanmnesiaは、PCIe 6.4とCXL 3.2の双方に対応するASICスイッチチップ「PANSWITCH」をはじめとする中核IPのシリコン実装と検証を完了しており、商用供給に向けた準備を進めている。データセンターを単一の計算機として動かすという構想は、研究室のシミュレーション段階を越え、実シリコンによる検証と実機検証の段階へと足を踏み入れた。今後は、光CXL技術の量産適用時期や、大規模稼働時における動的障害復旧ポリシーの有効性が、インフラ導入を判断するための確認点となる。
