Samsung Electronicsが、ロジック半導体の次世代トランジスタ構造として3D積層型FETを実証した。この発表が意味するのは、Samsungの次のGalaxy向けチップがすぐ新構造になるということではない。FinFETからGate-All-Around(GAA)へ進んだ微細化の流れが、トランジスタを小さくする段階から、n型とp型のトランジスタをチップ上のどこに置くかという設計問題へ踏み込んだことにある。
Samsung Semiconductor Research Centerの論文は、2026年6月に開催されたIEEE/JSAP Symposium on VLSI Technology & Circuitsで「First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications」として発表された。Samsungはこの成果を、GAAの次に来る三次元的なトランジスタ拡張と位置づけている。VLSI Symposiumの技術資料でも、この発表は3D積層型FETまたはCFETとして、これまで示された中で最多のナノシート数と最小のゲートピッチを組み合わせた実証として扱われている。
商用ロードマップとの距離は、ここで切り分けておく必要がある。Samsung Foundryの現在の先端ロジックは、2nmクラスのSF2で第2世代MBCFET、つまりGAAを前面に出している。SF2は2025年後半から安定量産に入ったとされ、SF2Pは2026年後半、SF2Aは自動車向け2nmクラスとして位置づけられる。今回の3D積層型FETは、その商用ノード名に組み込まれた発表ではなく、GAAの後でセル面積をさらに詰めるための研究成果である。
横に並べるトランジスタがセル面積の壁になる
ロジック回路では、nFETとpFETが組み合わさって基本的なスイッチを作る。従来の設計では、この2種類のトランジスタは横方向に並べられる。世代が進むたびに配線幅やピッチを詰め、FinFETでは立体的なフィンを使い、GAAではゲートがナノシートを囲む形に変わった。それでも、相補的な2種類のトランジスタを同じ平面上に並べる限り、標準セルの幅には制約が残る。
3D積層型FETの狙いは、この配置を変えることだ。Samsungの説明では、n型トランジスタとp型トランジスタを上下に積むことで、同じチップ面積により多くのトランジスタを収められる。ここでの新しさは、トランジスタを立体的にするという一般論ではなく、相補的なデバイスを縦方向に重ね、ロジックセルの横方向の占有面積を減らす点にある。
この考え方は、CFET(Complementary FET)と呼ばれる研究領域と重なる。FinFETやGAAがチャネルとゲートの形を変えて電流制御を改善してきたのに対し、CFETはnFETとpFETの相対的な配置を変える。標準セルを小さくできれば、同じ面積に積めるロジック量が増える。AIアクセラレータやモバイルSoCでは、演算器だけでなく制御ロジック、キャッシュ、インターフェースが密に詰まるため、トランジスタ配置の効率は性能と消費電力の余地に直結する。
ただし、上下に積めば済むわけではない。上段と下段にそれぞれ十分な電流を流し、製造ばらつきを抑え、2つのトランジスタ層を電気的に分ける必要がある。平面上で分けていた構造を縦に重ねると、密度は上がる一方で、材料品質、絶縁、配線、熱、ばらつきが同時に難しくなる。
42nmゲートピッチで示した三つの技術課題
Samsungの実証は、42nmのゲートピッチで行われた。ゲートピッチは隣り合うゲート間の距離を示す指標で、製品ノード名そのものではない。VLSIの技術資料がこの数字を3D積層型FETまたはCFETの中で最小のゲートピッチとして扱っている点は大きい。研究室内で大きな構造を作っただけではなく、先端ロジックへ近づける縮小方向で実証したからだ。
Samsungが挙げた一つ目の課題は、電流の通り道である。上下に積む構造では、各トランジスタに割ける空間が限られる。電流を十分に流せなければ、面積を詰めても性能や電力効率の意味が薄れる。Samsungは、nFETとpFETの両方で3層のナノシートチャネルを使うことで、狭い構造の中でも電流経路を確保したと説明している。
二つ目は、ナノシート層の均一性である。GAAでは、薄いシート状のチャネルを多層に形成し、その周囲をゲートが囲む。3D積層型FETでは、その積層をさらに複雑な形で上下のトランジスタに展開するため、エピタキシャル成長で結晶品質をそろえる難度が上がる。Samsungは、最適化したエピタキシャル成長によって均一で欠陥の少ないナノシートを形成したとしている。
三つ目は、上段と下段の分離である。SamsungはMiddle Dielectric Isolation(MDI)と呼ぶ絶縁構造を使い、上下のトランジスタを電気的に分けた。VLSIの技術資料では、IntelのCFET関連発表にも10nm未満のMDIが登場しており、縦積みトランジスタの競争がチャネル形状だけでなく、層間分離と接続技術を含む総合戦になっていることが分かる。
Samsungはさらに、同じウェハー上の複数デバイスで電気特性を比較し、均一性を評価したとしている。これは量産歩留まりを保証する数字ではないが、研究デバイスとしての再現性を示すうえで欠かせない。トランジスタ構造の新規性が高いほど、単一デバイスの成功だけでは製造技術として弱い。複数構造で特性がそろうことは、次の開発段階へ進むための条件になる。
GAA量産の延長線に見えるが、同じ世代の話ではない
Samsungは2022年に、GAAを使う3nmプロセスの初期生産を始めたと発表した。当時の説明では、第1世代3nmは5nm比で消費電力を最大45%削減し、性能を23%高め、面積を16%縮小できるとされた。第2世代では消費電力最大50%削減、性能30%向上、面積35%縮小を目標に置いていた。この流れが現在のMBCFETとSF2につながっている。
MBCFETはSamsungがGAA実装で使う呼称で、ナノシートの幅を調整しやすい点を特徴としてきた。GAAではゲートがチャネルを囲むため、従来のFinFETより電流制御を高めやすい。Samsungの3D積層型FETに関する説明がGAAを土台に置くのは、ナノシートを多層に形成する製造経験が、上下に積む構造へつながるからだ。
SF2と3D積層型FETを同じものとして読むと誤る。SF2は第2世代MBCFETを使う商用プロセスであり、Samsungはモバイル、高性能計算、AI、自動車向けに展開している。3D積層型FETは、VLSIで示された先端研究の段階にある。Samsungは商用化時期を示しておらず、どのノードに入るかも明らかにしていない。
この距離感こそ、今回の発表の読みどころになる。先端ファウンドリの顧客は、次の1世代だけで投資判断をするわけではない。EDA、IP、設計ルール、試作、パッケージ、歩留まりまで含め、数年先まで技術が続くかを見る。Samsungにとって3D積層型FETの公表は、GAAを量産して終わりではなく、その先の密度改善へ研究が進んでいることを示す材料になる。
IntelとTSMCも同じ課題を別方向から詰めている
VLSI 2026の技術資料では、Samsungの3D積層型FETだけが先端ロジックの焦点ではない。IntelはCFETインバータ、PowerVia、直接裏面コンタクト、エピタキシャル層間のビア、PMOSをNMOSの上に置く構造などを示している。TSMCはA16でナノシートトランジスタとSuper Power Railを組み合わせる技術を示した。各社の技術名は違っても、大きく見ると同じ制約に向き合っている。
トランジスタ、電源、コンタクト、配線を個別に改善するだけでは、先端ノードの密度と電力を稼ぎにくくなっている。GAAでゲート制御を改善しても、セル内でnFETとpFETが横に並び、電源配線が上層配線の空間を取り、接続が複雑になれば、面積と遅延の余地は削られる。縦積みトランジスタや裏面電源は、その詰まりを別の方向へ逃がす試みである。
競争の難しさは、研究発表の指標をそのまま製品性能へ置き換えられない点にある。Samsungの42nmゲートピッチは印象的な数字だが、量産プロセスではトランジスタ単体だけでなく、標準セルライブラリ、SRAM、配線抵抗、電源網、熱、設計検証、歩留まりが同時に評価される。CFETでは上下のトランジスタを近づけるほど、熱やばらつき、寄生容量の扱いも厳しくなる。
ファウンドリの顧客が見るのは、論文の成功そのものではなく、その構造を使って設計できるかどうかだ。回路設計者がセルの高さやピッチをどう扱えるのか、EDAツールが配置配線と検証に対応するのか、IPベンダーが標準セルやメモリマクロを提供できるのか。3D積層型FETが商用ノードに入るには、デバイス実証から設計エコシステムへ橋を架ける必要がある。
量産時期よりも設計可能性
今回の成果から、Samsung製スマートフォン向けSoCの短期的な性能向上を読むのは早い。Samsungは3D積層型FETの商用化時期、採用ノード、顧客、製品名を示していない。確定しているのは、42nmゲートピッチで三層ナノシートのnFETとpFETを同一ウェハー上に縦積みし、電流制御と均一性を評価したという点までである。
次に見るべき数字は、より実務的なものになる。標準セルでどれだけ面積を縮められるのか。SRAMやロジック混載でどの程度の設計自由度が残るのか。電源配線や熱の制約を含めた場合に、PPA、つまり性能、消費電力、面積がどれだけ改善するのか。量産歩留まりだけでなく、設計者が使えるライブラリとして成立するかが問われる。
Samsungにとってこの実証は意味がある。GAAを先に量産へ持ち込んだ同社は、2nm世代ではMBCFETを商用の軸に置いている。その先で、横方向の微細化に頼り切らず、トランジスタの配置そのものを縦方向へ広げる研究を示した。先端ロジックの競争は、ノード名の小ささだけでなく、どの構造を量産設計へ持ち込めるかで決まる段階に入っている。
3D積層型FETは、Samsungの次の量産チップを約束する発表ではない。だが、GAAの後でロジック密度を伸ばす道筋を、材料、絶縁、ナノシート、ウェハー均一性の実証として一段具体化した。Samsung、Intel、TSMCが同じ会議で縦積み、裏面電源、ナノシートの課題を競っている事実は、先端半導体の重要な焦点が平面上の縮小から三次元の設計へ広がっていることを示している。